VHDL編寫(xiě)的四位加法計(jì)數(shù)器，可以通過(guò)QuartusII環(huán)境驗(yàn)證
資源簡(jiǎn)介：VHDL編寫(xiě)的四位加法計(jì)數(shù)器，可以通過(guò)QuartusII環(huán)境驗(yàn)證
上傳時(shí)間： 2013-12-03
上傳用戶：ayfeixiao
資源簡(jiǎn)介：這是用VHDL編寫(xiě)的四位加法器，請(qǐng)多指教
上傳時(shí)間： 2013-12-12
上傳用戶：yepeng139
資源簡(jiǎn)介：異步復(fù)位、同步置數(shù)的四位二進(jìn)制計(jì)數(shù)器的VHDL源文件
上傳時(shí)間： 2016-06-20
上傳用戶：woshiayin
資源簡(jiǎn)介：用整數(shù)形式實(shí)現(xiàn)四位加法計(jì)數(shù)器的一個(gè)源程序
上傳時(shí)間： 2013-12-13
上傳用戶：diets
資源簡(jiǎn)介：用VHDL編寫(xiě)的8位全加器,數(shù)字分頻器等程序
上傳時(shí)間： 2013-12-16
上傳用戶：ztj182002
資源簡(jiǎn)介：VHDL編寫(xiě)的八位9值信號(hào)的中值輸出方法，特點(diǎn)是不采用流水或狀態(tài)機(jī)設(shè)計(jì)，因此速度較快
上傳時(shí)間： 2014-01-23
上傳用戶：hzy5825468
資源簡(jiǎn)介：Verilog HDL編寫(xiě)的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來(lái)實(shí)現(xiàn)
上傳時(shí)間： 2016-06-12
上傳用戶：米卡
資源簡(jiǎn)介：VHDL編寫(xiě)的四輸入與非門(mén)電路，其代碼簡(jiǎn)潔，易學(xué)易懂
上傳時(shí)間： 2017-05-13
上傳用戶：515414293
資源簡(jiǎn)介：32位元浮點(diǎn)數(shù)加法器,用于以VHDL編寫(xiě)的32位元CPU
上傳時(shí)間： 2014-12-19
上傳用戶：壞天使kk
資源簡(jiǎn)介：本文為采用VHDL編寫(xiě)的程序及報(bào)告。步驟如下：1設(shè)計(jì)三位二進(jìn)制計(jì)數(shù)器程序 二:設(shè)計(jì)一驅(qū)動(dòng)循環(huán)顯示7位數(shù)字 2編寫(xiě)LED控制程序如下： 3設(shè)計(jì)采用原理圖方式如下:
上傳時(shí)間： 2015-11-18
上傳用戶：cjf0304
資源簡(jiǎn)介：用VHDL寫(xiě)的帶有防抖動(dòng)功能的四位計(jì)數(shù)器
上傳時(shí)間： 2013-12-26
上傳用戶：caozhizhi
資源簡(jiǎn)介：通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)四位無(wú)符號(hào)數(shù)的加法，四位撥位置數(shù)，用數(shù)碼管輸出結(jié)果
上傳時(shí)間： 2013-12-21
上傳用戶：wfeel
資源簡(jiǎn)介：利用VHDL編寫(xiě)的一個(gè)簡(jiǎn)單的16位計(jì)數(shù)器
上傳時(shí)間： 2017-06-27
上傳用戶：zuozuo1215
資源簡(jiǎn)介：maxplus2為開(kāi)發(fā)環(huán)境 VHDL編寫(xiě)的自由 計(jì)數(shù)器 程序
上傳時(shí)間： 2014-01-01
上傳用戶：hxy200501
資源簡(jiǎn)介：4bit ALU 利用VHDL語(yǔ)言編寫(xiě)的4位ALU 開(kāi)發(fā)環(huán)境是在windows下
上傳時(shí)間： 2015-05-04
上傳用戶：litianchu
資源簡(jiǎn)介：VHDL編寫(xiě)的PCI代碼,PCI2.2兼容,Xillinx Virtex與Spantan II 優(yōu)化,33M主頻,32位寬度,全目標(biāo)功能等.
上傳時(shí)間： 2015-06-03
上傳用戶：大融融rr
資源簡(jiǎn)介：用VHDL 編寫(xiě)的一個(gè)16位的cpu 設(shè)計(jì)方案，可以執(zhí)行8條指令。
上傳時(shí)間： 2015-07-19
上傳用戶：shawvi
資源簡(jiǎn)介：用VHDL語(yǔ)言編寫(xiě)的三位二進(jìn)制的乘法器，其原理是每位相乘后再錯(cuò)位相加
上傳時(shí)間： 2014-08-31
上傳用戶：66666
資源簡(jiǎn)介：基于fpga和sopc的用VHDL語(yǔ)言編寫(xiě)的EDA8位16進(jìn)制頻率計(jì)
上傳時(shí)間： 2016-02-04
上傳用戶：myworkpost
資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2016-05-30
上傳用戶：yzhl1988
資源簡(jiǎn)介：本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算，編程思想采用真值表轉(zhuǎn)換成布爾方程式，利用循環(huán)語(yǔ)句將一位全加器編為四位加法器。
上傳時(shí)間： 2014-01-16
上傳用戶：日光微瀾
資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我
上傳時(shí)間： 2016-07-30
上傳用戶：1159797854
資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我
上傳時(shí)間： 2014-05-31
上傳用戶：lht618
資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫(xiě)的采用結(jié)構(gòu)化描述的四位全加器，通過(guò)四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。
上傳時(shí)間： 2017-01-19
上傳用戶：1583060504
資源簡(jiǎn)介：用VHDL編寫(xiě)的十進(jìn)制計(jì)數(shù)器，內(nèi)部說(shuō)明詳細(xì)。
上傳時(shí)間： 2017-02-26
上傳用戶：asasasas
資源簡(jiǎn)介：自己使用VHDL語(yǔ)言編寫(xiě)的24位寄存器.主要用于DDS中
上傳時(shí)間： 2013-12-27
上傳用戶：ynwbosss
資源簡(jiǎn)介：是用VHDL編寫(xiě)的電子時(shí)鐘，用兩個(gè)鍵控制，在選中調(diào)節(jié)時(shí)，該位還閃爍。
上傳時(shí)間： 2015-10-05
上傳用戶：ggwz258
資源簡(jiǎn)介：用VHDL編寫(xiě)的簡(jiǎn)單的CPU程序，可以實(shí)現(xiàn)加法，移位以及跳轉(zhuǎn)等等功能
上傳時(shí)間： 2014-01-10
上傳用戶：xiaoxiang
資源簡(jiǎn)介：Holtek單片機(jī)源碼：此應(yīng)用示范了使用HT48C10單片機(jī)的 16 位定時(shí)計(jì)數(shù)器產(chǎn)生內(nèi)部中斷以實(shí)現(xiàn)計(jì)時(shí)功能。這個(gè)應(yīng)用依靠系統(tǒng)時(shí)鐘頻率作為計(jì)時(shí)的基準(zhǔn)。此處所示的應(yīng)用使用了 400KHz的系統(tǒng)時(shí)鐘，通過(guò)內(nèi)部除四分頻產(chǎn)生 100KHz 的定時(shí)/計(jì)數(shù)器時(shí)鐘。對(duì)于一個(gè) 16 位的計(jì)數(shù)...
上傳時(shí)間： 2017-01-22
上傳用戶：wmwai1314
資源簡(jiǎn)介：實(shí)驗(yàn)圖1是一含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能4位加法計(jì)數(shù)器，例1是其VHDL描述。由實(shí)驗(yàn)圖1所示，圖中間是4位鎖存器；rst是異步清信號(hào)，高電平有效；clk是鎖存信號(hào)；
上傳時(shí)間： 2013-12-18
上傳用戶：cc1015285075
