相 關(guān) 資 源

• maxplus做的四位乘法器免費(fèi)下載

  資源簡(jiǎn)介：maxplus做的四位乘法器，可下載仿真

  標(biāo)簽： maxplus 乘法器

  上傳時(shí)間： 2016-02-11

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• 四位乘法器的VHDL源程序免費(fèi)下載

  資源簡(jiǎn)介：四位乘法器的VHDL源程序

  標(biāo)簽： VHDL 乘法器 源程序

  上傳時(shí)間： 2013-12-04

  上傳用戶：kristycreasy

• 基于FPGA的8位乘法器代碼,可以進(jìn)行四象限乘法免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的8位乘法器代碼,可以進(jìn)行四象限乘法

  標(biāo)簽： FPGA 8位 乘法器 乘法

  上傳時(shí)間： 2013-12-01

  上傳用戶：youmo81

• 通過四位乘法器的實(shí)例詳細(xì)介紹了用ＶＨＤＬ語言設(shè)計(jì)數(shù)字系統(tǒng)的流程和方法免費(fèi)下載

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  標(biāo)簽： 乘法器 詳細(xì)介紹 數(shù)字系統(tǒng) 流程

  上傳時(shí)間： 2016-02-16

  上傳用戶：古谷仁美

• 這是用vhdl編寫的四位加法器免費(fèi)下載

  資源簡(jiǎn)介：這是用vhdl編寫的四位加法器，請(qǐng)多指教

  標(biāo)簽： vhdl 編寫 加法器

  上傳時(shí)間： 2013-12-12

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• 可用的4位乘法器免費(fèi)下載

  資源簡(jiǎn)介：可用的4位乘法器，用VHDL在FPGA中實(shí)現(xiàn)

  標(biāo)簽： 乘法器

  上傳時(shí)間： 2013-12-27

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• 這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我

  標(biāo)簽： PULL VHDL MAX 除法器

  上傳時(shí)間： 2016-07-30

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• 用VHDL實(shí)現(xiàn)四位乘法器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)四位乘法器，不直接用乘法實(shí)現(xiàn)，一來節(jié)省資源，二來可提高速度！

  標(biāo)簽： VHDL 乘法器

  上傳時(shí)間： 2017-01-02

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• 用xilinx寫的vhdl乘法器。是二進(jìn)制的兩位乘法器。里面含有代碼和電路圖。免費(fèi)下載

  資源簡(jiǎn)介：用xilinx寫的vhdl乘法器。是二進(jìn)制的兩位乘法器。里面含有代碼和電路圖。

  標(biāo)簽： xilinx vhdl 乘法器 二進(jìn)制

  上傳時(shí)間： 2014-01-10

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• VHDL實(shí)現(xiàn)的8位乘法器免費(fèi)下載

  資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的8位乘法器，所有仿真全部通過

  標(biāo)簽： VHDL 8位 乘法器

  上傳時(shí)間： 2013-12-04

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• 四位除法器的VHDL源程序免費(fèi)下載

  資源簡(jiǎn)介：四位除法器的VHDL源程序

  標(biāo)簽： VHDL 除法器 源程序

  上傳時(shí)間： 2015-03-02

  上傳用戶：yuanyuan123

• 實(shí)現(xiàn)四位加法器的VHDL代碼免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼

  標(biāo)簽： VHDL 加法器 代碼

  上傳時(shí)間： 2013-12-22

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• 4位乘法器,4位除法器 8位數(shù)據(jù)鎖存器,8位相等比較器,帶同步復(fù)位的狀態(tài) 機(jī),元件例化與層次設(shè)計(jì),最高優(yōu)先級(jí)編碼器免費(fèi)下載

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  標(biāo)簽： 乘法器 8位 除法器 數(shù)據(jù)

  上傳時(shí)間： 2014-12-07

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• Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語言實(shí)現(xiàn)

  標(biāo)簽： Quartus2 VHDL 進(jìn)制 并行

  上傳時(shí)間： 2016-05-30

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• 八位乘法器VHDL語言實(shí)現(xiàn)。使用的工具的ISE7.1免費(fèi)下載

  資源簡(jiǎn)介：八位乘法器VHDL語言實(shí)現(xiàn)。使用的工具的ISE7.1，實(shí)現(xiàn)八乘八的位相乘。

  標(biāo)簽： VHDL ISE 7.1 乘法器

  上傳時(shí)間： 2014-01-17

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• 移位相加8位硬件乘法器電路設(shè)計(jì) 乘法器是數(shù)字系統(tǒng)中的基本邏輯器件免費(fèi)下載

  資源簡(jiǎn)介：移位相加8位硬件乘法器電路設(shè)計(jì) 乘法器是數(shù)字系統(tǒng)中的基本邏輯器件，在很多應(yīng)用中都會(huì)出現(xiàn)如各種濾波器的設(shè)計(jì)、矩陣的運(yùn)算等。本實(shí)驗(yàn)設(shè)計(jì)一個(gè)通用的8位乘法器。

  標(biāo)簽： 乘法器 移位 8位 硬件

  上傳時(shí)間： 2016-07-27

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• 這兩個(gè)分別是8位乘法器的VHDL語言的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：這兩個(gè)分別是8位乘法器的VHDL語言的實(shí)現(xiàn)，并經(jīng)過個(gè)人用QUARTUS的驗(yàn)證，另外一個(gè)是奔騰處理器的設(shè)計(jì)思想

  標(biāo)簽： VHDL 分 8位 乘法器

  上傳時(shí)間： 2016-12-26

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• 定點(diǎn)八位乘法器的原理圖設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：定點(diǎn)八位乘法器的原理圖設(shè)計(jì)，已通過功能仿真！

  標(biāo)簽： 定點(diǎn) 乘法器 原理圖設(shè)計(jì)

  上傳時(shí)間： 2017-01-03

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• 基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)

  標(biāo)簽： CPLD FPGA VHDL 十六位

  上傳時(shí)間： 2013-12-16

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• VHDL：用狀態(tài)機(jī)的方法實(shí)現(xiàn)一個(gè)8位乘法器免費(fèi)下載

  資源簡(jiǎn)介：VHDL：用狀態(tài)機(jī)的方法實(shí)現(xiàn)一個(gè)8位乘法器

  標(biāo)簽： VHDL 8位 狀態(tài) 乘法器

  上傳時(shí)間： 2017-01-25

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• 一個(gè)32位元的浮點(diǎn)數(shù)乘法器免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)32位元的浮點(diǎn)數(shù)乘法器，可將兩IEEE 754格式的值進(jìn)行相乘

  標(biāo)簽： 浮點(diǎn)數(shù) 乘法器

  上傳時(shí)間： 2013-12-26

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• 四位加法器免費(fèi)下載

  資源簡(jiǎn)介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計(jì)原型

  標(biāo)簽： 加法器

  上傳時(shí)間： 2015-09-07

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• 著名的四位機(jī)資料免費(fèi)下載

  資源簡(jiǎn)介：著名的四位機(jī)資料，超便宜，超簡(jiǎn)單，超適合做小型的電子應(yīng)用

  標(biāo)簽：

  上傳時(shí)間： 2015-12-01

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• 64位乘法器免費(fèi)下載

  資源簡(jiǎn)介：64位乘法器，超前進(jìn)位的，大家看看，通過仿真的，verilog的

  標(biāo)簽： 乘法器

  上傳時(shí)間： 2016-02-27

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• 本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算，編程思想采用真值表轉(zhuǎn)換成布爾方程式，利用循環(huán)語句將一位全加器編為四位加法器。

  標(biāo)簽： 程序 二進(jìn)制 加法 進(jìn)位

  上傳時(shí)間： 2014-01-16

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• 好用的浮點(diǎn)乘法器免費(fèi)下載

  資源簡(jiǎn)介：好用的浮點(diǎn)乘法器，可完成32位IEEE格式的浮點(diǎn)乘法，經(jīng)過仿真通過

  標(biāo)簽： 浮點(diǎn) 乘法器

  上傳時(shí)間： 2014-01-03

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• 純組合邏輯構(gòu)成的乘法器雖然工作速度比較快免費(fèi)下載

  資源簡(jiǎn)介：純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構(gòu)成單片系統(tǒng)，也不實(shí)用。這里介紹由八位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的八位乘法器，具有一定的實(shí)用價(jià)值，而且由FPGA構(gòu)成實(shí)驗(yàn)...

  標(biāo)簽： 組合邏輯 乘法器 比較 速度

  上傳時(shí)間： 2017-02-03

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• 用HDPLD實(shí)現(xiàn)的高速并行乘法器免費(fèi)下載

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  標(biāo)簽： HDPLD 高速并行 乘法器

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• 采用加法樹流水線乘法構(gòu)造八位乘法器免費(fèi)下載

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  標(biāo)簽： 加法 乘法 乘法器 樹

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• 基于EasyFPGA030的四位數(shù)字密碼鎖免費(fèi)下載

  資源簡(jiǎn)介：本實(shí)驗(yàn)是基于EasyFPGA030 的四位數(shù)字密碼鎖設(shè)計(jì)。本實(shí)例中采用Actel FPGA A3P030 開發(fā)板的晶振頻率進(jìn)行四位密碼輸入信號(hào)采集。根據(jù)密碼輸入信號(hào)控制I/0 口的輸出，第一個(gè)按鍵控制數(shù)字的遞加，第二個(gè)按鍵控制數(shù)字位數(shù)的移動(dòng)及調(diào)用密碼判斷程序。當(dāng)確認(rèn)后如果顯...

  標(biāo)簽： EasyFPGA 030 數(shù)字密碼鎖

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