?? uart.tan.rpt
字號:
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; Option ; Setting ; From ; To ; Entity Name ;
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; Device Name ; EP1C3T144C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; Off ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
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; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; ale ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------------------------+-------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------------------------+-------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[0] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[1] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[2] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[3] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[4] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[5] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 163.05 MHz ( period = 6.133 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[1] ; uart:U_2|txd:U_transmitter|rTxDatSft[6] ; clk ; clk ; None ; None ; 5.873 ns ;
; N/A ; 165.86 MHz ( period = 6.029 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[0] ; uart:U_2|txd:U_transmitter|rPlsStatChanged ; clk ; clk ; None ; None ; 5.768 ns ;
; N/A ; 165.86 MHz ( period = 6.029 ns ) ; uart:U_2|rUCSZ2 ; uart:U_2|txd:U_transmitter|rPlsStatChanged ; clk ; clk ; None ; None ; 5.768 ns ;
; N/A ; 167.48 MHz ( period = 5.971 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[0] ; uart:U_2|txd:U_transmitter|rTxDatSft[0] ; clk ; clk ; None ; None ; 5.711 ns ;
; N/A ; 167.48 MHz ( period = 5.971 ns ) ; uart:U_2|rUCSZ2 ; uart:U_2|txd:U_transmitter|rTxDatSft[0] ; clk ; clk ; None ; None ; 5.711 ns ;
; N/A ; 167.48 MHz ( period = 5.971 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[0] ; uart:U_2|txd:U_transmitter|rTxDatSft[1] ; clk ; clk ; None ; None ; 5.711 ns ;
; N/A ; 167.48 MHz ( period = 5.971 ns ) ; uart:U_2|rUCSZ2 ; uart:U_2|txd:U_transmitter|rTxDatSft[1] ; clk ; clk ; None ; None ; 5.711 ns ;
; N/A ; 167.48 MHz ( period = 5.971 ns ) ; uart:U_2|txd:U_transmitter|rTxBitCnt[0] ; uart:U_2|txd:U_transmitter|rTxDatSft[2] ; clk ; clk ; None ; None ; 5.711 ns ;
; N/A ; 167.48 MHz ( period = 5.971 ns ) ; uart:U_2|rUCSZ2 ; uart:U_2|txd:U_transmitter|rTxDatSft[2] ; clk ; clk ; None ; None ; 5.711 ns ;
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