library verilog;use verilog.vl_types.all;entity uart is    generic(        VERSION         : integer := 100;        UDR             : integer := 0;        UCSRA           : integer := 1;        UCSRB           : integer := 2;        UCSRC           : integer := 3;        UBRRH           : integer := 4;        UBRRL           : integer := 5;        UVER            : integer := 6;        UDEBUG          : integer := 7;        RXC             : integer := 7;        TXC             : integer := 6;        UDRE            : integer := 5;        FE              : integer := 4;        DOR             : integer := 3;        UPE             : integer := 2;        U2X             : integer := 1;        MPCM            : integer := 0;        RXCIE           : integer := 7;        TXCIE           : integer := 6;        UDRIE           : integer := 5;        RXEN            : integer := 4;        TXEN            : integer := 3;        UCSZ2           : integer := 2;        RXB8            : integer := 1;        TXB8            : integer := 0;        UMSEL           : integer := 6;        UPM1            : integer := 5;        UPM0            : integer := 4;        USBS            : integer := 3;        UCSZ1           : integer := 2;        UCSZ0           : integer := 1;        UCPOL           : integer := 0    );    port(        clk             : in     vl_logic;        rst_n           : in     vl_logic;        we              : in     vl_logic;        rd_n            : in     vl_logic;        addr_base       : in     vl_logic_vector(15 downto 0);        addr            : in     vl_logic_vector(15 downto 0);        data_i          : in     vl_logic_vector(7 downto 0);        data_o          : out    vl_logic_vector(7 downto 0);        rxd_xi          : in     vl_logic;        txd_xo          : out    vl_logic;        int_o           : out    vl_logic;        uart_clk        : out    vl_logic    );end uart;