?? verilog_2.htm
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<!--
function checkgo(){
if(document.ic.icname.value.length<=3)
{ alert("請輸入3個字符以上！");
return false;
}
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return true;
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function checkgo2(){
if(document.jiemi.ptype.value.length<=3)
{ alert("要查詢解密價格,請輸入3個以上字符！");
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}
return true;
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<title>歡迎訪問飛翔電子技術！從事單片機技術研究 </title>
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<table width=760 cellpadding="0" cellspacing="0" align=center bordercolorlight=#CC66FF bordercolordark=#CC66FF bordercolor=#CC66FF border=0>
<tr>
<td width=80 align=center>技術專欄：</td>
<td height=22>
<a href="http://www.mcuok.com/forumdisplay.php?fid=14" target=_blank>ARM技術</a> <a href="http://www.mcuok.com/forumdisplay.php?fid=15" target=_blank>51單片機</a> <a href="http://www.mcuok.com/forumdisplay.php?fid=16" target=_blank>PIC單片機</a> <a href="http://www.mcuok.com/forumdisplay.php?fid=17" target=_blank>AVR單片機</a>
</td>
<td width=140> <a href="zhanghao.php" target=_blank>>> 帳號資料</a> <a href="http://www.mcuok.com/misc.php?action=search" target=_blank>搜索本站</a></td>
</tr>
<tr><td colspan=3 bgcolor=#660033 height=1px>
</td></tr>
</table>
<!--
<table width=760 cellpadding="3" cellspacing="0" align=center bordercolorlight=#330000 bordercolordark=#FFFFFF bordercolor=#330000 border=0>
<tr><td>
最近研究，可解密以下可編程邏輯電路CPLD,型號如下：
ALERA EPM7032/7064/7128
XILINX XC9536/XC9572/XC95108/XC95144
LATTICE 1016E/1032E/2032E
條件：需要提供完整能夠運行的芯片所在的設備，時間視難易程度一個月左右。
</td>
</tr></table>-->
<br>
<table width="762" cellpadding="0" cellspacing="0" align=center border=0>
<tr><td bgcolor=#a0b8d0 height=27>
<table width="760" cellpadding="1" cellspacing="0" align=center border=0><tr style="color:#FFFFFF">
<!--class="navtd"-->
<td bgcolor=#00468c align=center height=25 >◆
<a href="index.php" style="color:#FFFFFF" ><B>主頁</a> </b> ★ <a href="forumdisplay.php?fid=5" style="color:#FFFFFF"><B>消息公告</a> </b> ◎ <a href="forumdisplay.php?fid=1" style="color:#FFFFFF"><B>芯片解密</a> </b> ※ <a href="forumdisplay.php?fid=2" style="color:#FFFFFF" ><B>PCB設計</a> </b> □ <a href="forumdisplay.php?fid=3" style="color:#FFFFFF" ><B>軟件下載</a> </b> ∵ <a href="forumdisplay.php?fid=6" style="color:#FFFFFF"><B>電子技術</a> </b> 〓 <a href="forumdisplay.php?fid=10" style="color:#FFFFFF"><B>在線圖書</a> </b> ◇ <a href="forumdisplay.php?fid=9" style="color:#FFFFFF"><B>PLD器件</a> </b> ∷ <a href="forumdisplay.php?fid=4" style="color:#FFFFFF" ><B>芯片資料</a> </b> ∽ <a href="http://www.mcuok.com/shop.php" style="color:#FFFFFF" ><B>電子商城</a> </b></td>
</tr></table>
</td></tr>
</table>
</td></tr>
</table>
<table width="760" align="center" cellspacing="0" cellpadding="0" border="0" bgcolor=#FFFFFF>
<tr>
<td class="nav" width="252"><a href="index.php?action=forum?action=forum"><img src="images/logo1.gif" alt="飛翔單片機技術站點" border="0"></a></td>
<td class="nav" align=center><a href="index.php"><IMG SRC="../img/top0.gif" BORDER="1" ALT="飛翔電子"></a></td>
<td width=120 align=center><a href="http://bbs.mcuok.com" target=_blank style="line-height=18px">電子論壇</a><BR><a href="javascript:openwin2('contract.php');" style="line-height=18px;color:#FF9900">在線留言</a><BR><a href="javascript:openwin2('aboutus.php');" style="line-height=18px">關于我們</a></td>
</tr>
<tr><td height=2px colspan=3 bgcolor=#ccCCCC></td></tr>
</table>
<table width="760" align="center" cellspacing="0" cellpadding="0" border="0" bgcolor=#FFFFFF>
<tr>
<td height=5></td>
</tr>
</table>
<table width="760" cellspacing="0" cellpadding="0" align="center"><tr><td width="35%"><img src="images/print.gif" alt="點擊這里把本頁輸出到打印機!" border="0"> <a href="viewthread.php?fid=9&tid=273&action=printable">打印此頁</a> </td><td align="center" width="30%"><a href="viewthread.php?fid=9&tid=272"><img src="images/prev.gif" border="0"> 上一主題</a> <a href="javascript:history.back(1);">返回前頁</a> <a href="viewthread.php?fid=9&tid=274">下一主題 <img src="images/next.gif" border="0"></a></td><td class="post" align="right" width="35%">2005年08月05日 星期五</td></tr></table><table cellspacing="0" cellpadding="0" border="0" width="760" align="center"><tr><td bgcolor="#A0B8D0"><table border="0" cellspacing="1" cellpadding="6" width="100%"><tr><td width="1%" class="header"></td><td class="header">文章標題 >> 中文版Verilog HDL簡明教程：第2章 HDL指南</td><td width="1%"></td></tr><tr bgcolor="#ffffff"><td rowspan="3" valign="top" ><!--<span class="postauthor">zjw</span><br /><br /><div><center><img src="./pic/Image18.gif"><br /><br />管理員<br /><img src="images/star.gif"><img src="images/star.gif"><img src="images/star.gif"><img src="images/star.gif"><img src="images/star.gif"><img src="images/star.gif"><img src="images/star.gif"><img src="images/star.gif"><br /><br /></center><br />貼子數量 ： 471<br />注冊日期 ： 1/6/2003<br />在線情況 ： <b>離線</b></div><br />--></td><td valign="top" class="tablerow" align=center><img src="images/smilies/bigsmile.gif" /> 發表于： 6/22/2003 - 15:13</td><td rowspan="3" valign="top"></td></tr><tr bgcolor="#ffffff"><td height="120" valign="top"> 本章提供HDL語言的速成指南。<br />
<br />
2.1 模塊<br />
<br />
模塊是Verilog 的基本描述單位，用于描述某個設計的功能或結構及其與其他模塊通信的外部端口。一個設計的結構可使用開關級原語、門級原語和用戶定義的原語方式描述; 設計的數據流行為使用連續賦值語句進行描述; 時序行為使用過程結構描述。一個模塊可以在另一個模塊中使用。<br />
一個模塊的基本語法如下：<br />
<br />
module module_name (port_list);<br />
Declarations:<br />
reg, wire, parameter, <br />
input, output, inout, <br />
function, task, . . . <br />
Statements:<br />
Initial statement<br />
Always statement<br />
Module instantiation<br />
Gate instantiation<br />
UDP instantiation<br />
Continuous assignment<br />
endmodule<br />
<br />
說明部分用于定義不同的項，例如模塊描述中使用的寄存器和參數。語句定義設計的功能和結構。說明部分和語句可以散布在模塊中的任何地方；但是變量、寄存器、線網和參數等的說明部分必須在使用前出現。為了使模塊描述清晰和具有良好的可讀性, 最好將所有的說明部分放在語句前。本書中的所有實例都遵守這一規范。<br />
以下為建模一個半加器電路的模塊的簡單實例。<br />
<br />
module HalfAdder (A, B, Sum, Carry);<br />
input A, B;<br />
output Sum, Carry;<br />
<br />
assign #2 Sum = A ^ B;<br />
assign #5 Carry = A & B;<br />
endmodule<br />
<br />
模塊的名字是HalfAdder。 模塊有4個端口: 兩個輸入端口A和B，兩個輸出端口Sum和Carry。由于沒有定義端口的位數, 所有端口大小都為1位；同時, 由于沒有各端口的數據類型說明, 這四個端口都是線網數據類型。<br />
模塊包含兩條描述半加器數據流行為的連續賦值語句。從這種意義上講，這些語句在模塊中出現的順序無關緊要，這些語句是并發的。每條語句的執行順序依賴于發生在變量A和B上的事件。<br />
在模塊中，可用下述方式描述一個設計：<br />
1) 數據流方式;<br />
2) 行為方式;<br />
3) 結構方式;<br />
4) 上述描述方式的混合。<br />
下面幾節通過實例講述這些設計描述方式。不過有必要首先對Verilog HDL的時延作簡要介紹。<br />
<br />
2.2 時延<br />
<br />
Verilog HDL模型中的所有時延都根據時間單位定義。 下面是帶時延的連續賦值語句實例。<br />
<br />
assign #2 Sum = A ^ B;<br />
<br />
#2指2個時間單位。<br />
使用編譯指令將時間單位與物理時間相關聯。這樣的編譯器指令需在模塊描述前定義，如下所示:<br />
<br />
` timescale 1ns /100ps<br />
<br />
此語句說明時延時間單位為1ns并且時間精度為100ps (時間精度是指所有的時延必須被限定在0.1ns內)。 如果此編譯器指令所在的模塊包含上面的連續賦值語句, #2 代表2ns。<br />
如果沒有這樣的編譯器指令, Verilog HDL 模擬器會指定一個缺省時間單位。IEEE Verilog HDL 標準中沒有規定缺省時間單位。<br />
<br />
2.3 數據流描述方式<br />
<br />
用數據流描述方式對一個設計建模的最基本的機制就是使用連續賦值語句。在連續賦值語句中，某個值被指派給線網變量。 連續賦值語句的語法為:<br />
<br />
assign [delay] LHS_net = RHS_ expression;<br />
<br />
右邊表達式使用的操作數無論何時發生變化, 右邊表達式都重新計算, 并且在指定的時延后變化值被賦予左邊表達式的線網變量。時延定義了右邊表達式操作數變化與賦值給左邊表達式之間的持續時間。如果沒有定義時延值, 缺省時延為0。<br />
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