下面的例子顯示了使用數(shù)據(jù)流描述方式對(duì)2-4解碼器電路的建模的實(shí)例模型。<br />
<br />
`timescale 1ns/ 1ns<br />
module Decoder2x4 (A, B, EN, Z);<br />
input A, B, EN;<br />
output [ 0 :3] Z;<br />
wire Abar, Bbar;<br />
<br />
assign #1 Abar = ~ A; / / 語(yǔ)句 1。 <br />
assign #1 Bbar = ~ B; / / 語(yǔ)句 2。 <br />
assign #2 Z[0] = ~ (Abar & Bbar & EN) ; / / 語(yǔ)句 3。 <br />
assign #2 Z[1] = ~ (Abar & B & EN) ; / / 語(yǔ)句 4。 <br />
assign #2 Z[2] = ~ (A & Bbar & EN) ; / / 語(yǔ)句 5。 <br />
assign #2 Z[3] = ~ (A & B & EN) ; / / 語(yǔ)句 6。 <br />
endmodule<br />
<br />
　　以反引號(hào)“ ` ”開始的第一條語(yǔ)句是編譯器指令, 編譯器指令`timescale 將模塊中所有時(shí)延的單位設(shè)置為1 ns，時(shí)間精度為1 ns。例如，在連續(xù)賦值語(yǔ)句中時(shí)延值#1和#2分別對(duì)應(yīng)時(shí)延1 ns和2 ns。<br />
　　模塊Decoder2x4有3個(gè)輸入端口和1個(gè)4位輸出端口。線網(wǎng)類型說明了兩個(gè)連線型變量Abar和Bbar (連線類型是線網(wǎng)類型的一種)。此外，模塊包含6個(gè)連續(xù)賦值語(yǔ)句。<br />
　　當(dāng)EN在第5 ns變化時(shí),語(yǔ)句3、4、5和6執(zhí)行。這是因?yàn)镋N是這些連續(xù)賦值語(yǔ)句中右邊表達(dá)式的操作數(shù)。Z[0]在第7 ns時(shí)被賦予新值0。當(dāng)A在第15 ns變化時(shí), 語(yǔ)句1、5和6執(zhí)行。執(zhí)行語(yǔ)句5和6不影響Z[0]和Z[1]的取值。執(zhí)行語(yǔ)句5導(dǎo)致Z[2]值在第17 ns變?yōu)?。執(zhí)行語(yǔ)句1導(dǎo)致Abar在第16 ns被重新賦值。由于Abar的改變，反過來又導(dǎo)致Z[0]值在第18 ns變?yōu)?。<br />
　　請(qǐng)注意連續(xù)賦值語(yǔ)句是如何對(duì)電路的數(shù)據(jù)流行為建模的；這種建模方式是隱式而非顯式的建模方式。此外,連續(xù)賦值語(yǔ)句是并發(fā)執(zhí)行的，也就是說各語(yǔ)句的執(zhí)行順序與其在描述中出現(xiàn)的順序無關(guān)。<br />
<br />
2.4 行為描述方式<br />
<br />
　　設(shè)計(jì)的行為功能使用下述過程語(yǔ)句結(jié)構(gòu)描述：<br />
　　1) initial語(yǔ)句：此語(yǔ)句只執(zhí)行一次。<br />
　　2) always語(yǔ)句：此語(yǔ)句總是循環(huán)執(zhí)行, 或者說此語(yǔ)句重復(fù)執(zhí)行。<br />
　　只有寄存器類型數(shù)據(jù)能夠在這兩種語(yǔ)句中被賦值。寄存器類型數(shù)據(jù)在被賦新值前保持原有值不變。所有的初始化語(yǔ)句和always語(yǔ)句在0時(shí)刻并發(fā)執(zhí)行。<br />
　　下例為always語(yǔ)句對(duì)1位全加器電路建模的示例。<br />
<br />
module FA_Seq (A, B, Cin, Sum, Cout);<br />
input A, B, Cin;<br />
output Sum, Cout;<br />
reg Sum, Cout;<br />
reg T1, T2, T3;<br />
always<br />
@ ( A or B or Cin ) begin<br />
Sum = (A ^ B) ^ Cin;<br />
T1 = A & Cin;<br />
T2 = B & Cin;<br />
T3 = A & B;<br />
Cout = (T1| T2) | T3;<br />
end<br />
endmodule<br />
<br />
　　模塊FA_Seq 有三個(gè)輸入和兩個(gè)輸出。由于Sum、Cout、T1、T2和T3在always 語(yǔ)句中被賦值,它們被說明為 reg 類型(reg 是寄存器數(shù)據(jù)類型的一種)。always 語(yǔ)句中有一個(gè)與事件控制(緊跟在字符@ 后面的表達(dá)式)。相關(guān)聯(lián)的順序過程(begin-end對(duì))。這意味著只要A、B或Cin 上發(fā)生事件，即A、B或Cin之一的值發(fā)生變化，順序過程就執(zhí)行。在順序過程中的語(yǔ)句順序執(zhí)行，并且在順序過程執(zhí)行結(jié)束后被掛起。順序過程執(zhí)行完成后，always 語(yǔ)句再次等待A、B或Cin上發(fā)生的事件。<br />
　　在順序過程中出現(xiàn)的語(yǔ)句是過程賦值模塊化的實(shí)例。模塊化過程賦值在下一條語(yǔ)句執(zhí)行前完成執(zhí)行。過程賦值可以有一個(gè)可選的時(shí)延。<br />
　　時(shí)延可以細(xì)分為兩種類型:<br />
　　1) 語(yǔ)句間時(shí)延: 這是時(shí)延語(yǔ)句執(zhí)行的時(shí)延。<br />
　　2) 語(yǔ)句內(nèi)時(shí)延: 這是右邊表達(dá)式數(shù)值計(jì)算與左邊表達(dá)式賦值間的時(shí)延。<br />
　　下面是語(yǔ)句間時(shí)延的示例：<br />
<br />
Sum = (A ^ B) ^ Cin;<br />
#4 T1 = A & Cin;<br />
<br />
　　在第二條語(yǔ)句中的時(shí)延規(guī)定賦值延遲4個(gè)時(shí)間單位執(zhí)行。就是說，在第一條語(yǔ)句執(zhí)行后等待4個(gè)時(shí)間單位，然后執(zhí)行第二條語(yǔ)句。下面是語(yǔ)句內(nèi)時(shí)延的示例。<br />
<br />
Sum = #3 (A^ B) ^ Cin;<br />
<br />
　　這個(gè)賦值中的時(shí)延意味著首先計(jì)算右邊表達(dá)式的值, 等待3個(gè)時(shí)間單位，然后賦值給Sum。<br />
　　如果在過程賦值中未定義時(shí)延，缺省值為0時(shí)延，也就是說，賦值立即發(fā)生。這種形式以及在always 語(yǔ)句中指定語(yǔ)句的其他形式將在第8章中詳細(xì)討論。<br />
　　下面是initial語(yǔ)句的示例：<br />
<br />
`timescale 1ns / 1ns<br />
module Test (Pop, Pid);<br />
output Pop, Pid;<br />
reg Pop, Pid;<br />
<br />
initial <br />
begin<br />
Pop = 0; // 語(yǔ)句 1。<br />
Pid = 0; // 語(yǔ)句 2。<br />
Pop = #5 1; // 語(yǔ)句 3。<br />
Pid = #3 1; // 語(yǔ)句 4。<br />
Pop = #6 0; // 語(yǔ)句 5。<br />
Pid = #2 0; // 語(yǔ)句 6。<br />
end<br />
endmodule<br />
<br />
　　initial語(yǔ)句包含一個(gè)順序過程。這一順序過程在0 ns時(shí)開始執(zhí)行，并且在順序過程中所有語(yǔ)句全部執(zhí)行完畢后, initial語(yǔ)句永遠(yuǎn)掛起。這一順序過程包含帶有定義語(yǔ)句內(nèi)時(shí)延的分組過程賦值的實(shí)例。語(yǔ)句1和2在0 ns時(shí)執(zhí)行。第三條語(yǔ)句也在0時(shí)刻執(zhí)行,導(dǎo)致Pop 在第5 ns時(shí)被賦值。語(yǔ)句4在第5 ns執(zhí)行,并且Pid 在第8 ns被賦值。同樣，Pop在14 ns被賦值0，Pid在第16 ns被賦值0。第6條語(yǔ)句執(zhí)行后，initial語(yǔ)句永遠(yuǎn)被掛起。<br />
<br />
2.5 結(jié)構(gòu)化描述形式<br />
<br />
　　在Verilog HDL中可使用如下方式描述結(jié)構(gòu):<br />
　　1) 內(nèi)置門原語(yǔ)(在門級(jí))；<br />
　　2) 開關(guān)級(jí)原語(yǔ)(在晶體管級(jí))；<br />
　　3) 用戶定義的原語(yǔ)(在門級(jí))；<br />
　　4) 模塊實(shí)例 (創(chuàng)建層次結(jié)構(gòu))。<br />
　　通過使用線網(wǎng)來相互連接。下面的結(jié)構(gòu)描述形式使用內(nèi)置門原語(yǔ)描述的全加器電路實(shí)例。<br />
<br />
module FA_Str (A, B, Cin, Sum, Cout);<br />
input A, B, Cin;<br />
output Sum, Cout;<br />
wire S1, T1, T2, T3;<br />
<br />
xor<br />
X1 (S1, A, B),<br />
X2 (Sum, S1, Cin);<br />
<br />
and<br />
A1 (T3, A, B),<br />
A2 (T2, B, Cin),<br />
A3 (T1, A, Cin),<br />
<br />
or<br />
O1 (Cout, T1, T2, T3);<br />
endmodule<br />
<br />
　　在這一實(shí)例中，模塊包含門的實(shí)例語(yǔ)句，也就是說包含內(nèi)置門xor、and和or 的實(shí)例語(yǔ)句。門實(shí)例由線網(wǎng)類型變量S1、T1、T2和T3互連。由于沒有指定的順序, 門實(shí)例語(yǔ)句可以以任何順序出現(xiàn)；圖中顯示了純結(jié)構(gòu)；xor、and和or是內(nèi)置門原語(yǔ)；X1、X2、A1等是實(shí)例名稱。緊跟在每個(gè)門后的信號(hào)列表是它的互連；列表中的第一個(gè)是門輸出，余下的是輸入。例如，S1與xor 門實(shí)例X1的輸出連接，而A和B與實(shí)例X1的輸入連接。<br />
4位全加器可以使用4個(gè)1位全加器模塊描述。下面是4位全加器的結(jié)構(gòu)描述形式。<br />
<br />
module FourBitFA (FA, FB, FCin, FSum, FCout );<br />
parameter SIZE = 4;<br />
input [SIZE:1] FA, FB;<br />
output [SIZE:1] FSum<br />
input FCin;<br />
input FCout;<br />
wire [ 1: SIZE－1] FTemp;<br />
FA_Str<br />
FA1( .A (FA[1]), .B(FB[1]), .Cin(FCin),<br />
.Sum(FSum[1]), .Cout(FTemp[2])),<br />
FA2( .A (FA[2]), .B(FB[2]), .Cin(FTemp[1]),<br />
.Sum(FSum[2]), .Cout(FTemp[2])),<br />
FA3(FA[3], FB[3], FTemp[2], FSum[3], FTemp[3],<br />
FA4(FA[4], FB[4], FTemp[3], FSum[4], FCout);<br />
endmodule<br />
<br />
　　在這一實(shí)例中，模塊實(shí)例用于建模4位全加器。在模塊實(shí)例語(yǔ)句中，端口可以與名稱或位置關(guān)聯(lián)。前兩個(gè)實(shí)例FA1和FA2使用命名關(guān)聯(lián)方式，也就是說，端口的名稱和它連接的線網(wǎng)被顯式描述（每一個(gè)的形式都為“.port_name (net_name)）。最后兩個(gè)實(shí)例語(yǔ)句，實(shí)例FA3和FA4使用位置關(guān)聯(lián)方式將端口與線網(wǎng)關(guān)聯(lián)。這里關(guān)聯(lián)的順序很重要，例如，在實(shí)例FA4中，第一個(gè)FA[4]與FA_Str 的端口A連接，第二個(gè)FB[4]與FA_Str 的端口B連接，余下的由此類推。<br />
<br />
2.6 混合設(shè)計(jì)描述方式<br />
<br />
　　在模塊中，結(jié)構(gòu)的和行為的結(jié)構(gòu)可以自由混合。也就是說，模塊描述中可以包含實(shí)例化的門、模塊實(shí)例化語(yǔ)句、連續(xù)賦值語(yǔ)句以及always語(yǔ)句和initial語(yǔ)句的混合。它們之間可以相互包含。來自always語(yǔ)句和initial語(yǔ)句（切記只有寄存器類型數(shù)據(jù)可以在這兩種語(yǔ)句中賦值）的值能夠驅(qū)動(dòng)門或開關(guān)，而來自于門或連續(xù)賦值語(yǔ)句（只能驅(qū)動(dòng)線網(wǎng)）的值能夠反過來用于觸發(fā)always語(yǔ)句和initial語(yǔ)句。<br />
　　下面是混合設(shè)計(jì)方式的1位全加器實(shí)例。<br />
<br />
module FA_Mix (A, B, Cin, Sum, Cout);<br />
input A,B, Cin;<br />
output Sum, Cout;<br />
reg Cout;<br />
reg T1, T2, T3;<br />
wire S1;<br />
<br />
xor X1(S1, A, B); // 門實(shí)例語(yǔ)句。<br />
<br />
always<br />
@ ( A or B or Cin ) begin // always 語(yǔ)句。<br />
T1 = A & Cin;<br />
T2 = B & Cin;<br />
T3 = A & B;<br />
Cout = (T1| T2) | T3;<br />
end<br />
<br />
assign Sum = S1 ^ Cin; // 連續(xù)賦值語(yǔ)句。<br />
endmodule<br />
<br />
　　只要A或B上有事件發(fā)生，門實(shí)例語(yǔ)句即被執(zhí)行。只要A、B或Cin上有事件發(fā)生，就執(zhí)行always 語(yǔ)句，并且只要S1或Cin上有事件發(fā)生，就執(zhí)行連續(xù)賦值語(yǔ)句。<br />
<br />
2.7 設(shè)計(jì)模擬<br />
<br />
　　Verilog HDL不僅提供描述設(shè)計(jì)的能力，而且提供對(duì)激勵(lì)、控制、存儲(chǔ)響應(yīng)和設(shè)計(jì)驗(yàn)證的建模能力。激勵(lì)和控制可用初始化語(yǔ)句產(chǎn)生。驗(yàn)證運(yùn)行過程中的響應(yīng)可以作為“變化時(shí)保存”或作為選通的數(shù)據(jù)存儲(chǔ)。最后，設(shè)計(jì)驗(yàn)證可以通過在初始化語(yǔ)句中寫入相應(yīng)的語(yǔ)句自動(dòng)與期望的響應(yīng)值比較完成。<br />
下面是測(cè)試模塊Top的例子。該例子測(cè)試2.3節(jié)中講到的FA_Seq模塊。<br />
<br />
‘timescale 1ns/1ns<br />
module Top; // 一個(gè)模塊可以有一個(gè)空的端口列表。<br />
reg PA, PB, PCi;<br />
wire PCo, PSum;<br />
<br />
// 正在測(cè)試的實(shí)例化模塊：<br />
FA_Seq F1(PA, PB, PCi, PSum, PCo); // 定位。<br />
<br />
initial<br />
begin: ONLY_ONCE<br />
reg [3:0] Pal;<br />
//需要4位, Pal才能取值8。<br />
<br />
for (Pal = 0; Pal < 8; Pal = Pal + 1)<br />
begin<br />
{PA, PB, PCi} = Pal;<br />
#5 $display (“PA, PB, PCi = %b%b%b”, PA, PB, PCi,<br />
“ : : : PCo, PSum=%b%b”, PCo, PSum);<br />
end<br />
end<br />
endmodule<br />
<br />
　　在測(cè)試模塊描述中使用位置關(guān)聯(lián)方式將模塊實(shí)例語(yǔ)句中的信號(hào)與模塊中的端口相連接。也就是說，PA連接到模塊FA_Seq的端口A，PB連接到模塊FA_Seq的端口B，依此類推。注意初始化語(yǔ)句中使用了一個(gè)for循環(huán)語(yǔ)句，在PA、PB和PCi上產(chǎn)生波形。for 循環(huán)中的第一條賦值語(yǔ)句用于表示合并的目標(biāo)。自右向左，右端各相應(yīng)的位賦給左端的參數(shù)。初始化語(yǔ)句還包含有一個(gè)預(yù)先定義好的系統(tǒng)任務(wù)。系統(tǒng)任務(wù)$display將輸入以特定的格式打印輸出。<br />
　　系統(tǒng)任務(wù)$display調(diào)用中的時(shí)延控制規(guī)定$display任務(wù)在5個(gè)時(shí)間單位后執(zhí)行。這5個(gè)時(shí)間單位基本上代表了邏輯處理時(shí)間。即是輸入向量的加載至觀察到模塊在測(cè)試條件下輸出之間的延遲時(shí)間。<br />
　　這一模型中還有另外一個(gè)細(xì)微差別。Pal在初始化語(yǔ)句內(nèi)被局部定義。為完成這一功能，初始化語(yǔ)句中的順序過程（begin-end）必須標(biāo)記。在這種情況下, ONLY_ONCE是順序過程標(biāo)記。如果在順序過程內(nèi)沒有局部聲明的變量，就不需要該標(biāo)記。下面是測(cè)試模塊產(chǎn)生的輸出。<br />
<br />
PA, PB, PCi = 000 ::: PCo, PSum = 00<br />
PA, PB, PCi = 001 ::: PCo, PSum = 01<br />
PA, PB, PCi = 010 ::: PCo, PSum = 01<br />
PA, PB, PCi = 011 ::: PCo, PSum = 10<br />
PA, PB, PCi = 100 ::: PCo, PSum = 01<br />
PA, PB, PCi = 101 ::: PCo, PSum = 10<br />
PA, PB, PCi = 110 ::: PCo, PSum = 10<br />
PA, PB, PCi = 111 ::: PCo, PSum = 11<br />
<br />
　　驗(yàn)證與非門交叉連接構(gòu)成的RS_FF模塊的測(cè)試模塊如下例所示。<br />
<br />
`timescale 10ns/1ns<br />
module RS_FF (Q, Qbar, R, S);<br />
output Q, Qbar;<br />
input R, S;<br />
<br />
nand #1 (Q, R, Qbar);<br />
nand #1 (Qbar, S, Q,);<br />
//在門實(shí)例語(yǔ)句中，實(shí)例名稱是可選的。<br />
endmodule<br />
<br />
module Test;<br />
reg TS, TR;<br />
wire TQ, TQb;<br />
<br />
//測(cè)試模塊的實(shí)例語(yǔ)句：<br />
RS_FF NSTA (.Q(TQ), .S(TS), .R(TR), .Qbar(TQb)); <br />
//采用端口名相關(guān)聯(lián)的連接方式。<br />
<br />
// 加載激勵(lì)：<br />
initial<br />
begin:<br />
TR = 0;<br />
TS = 0;<br />
#5 TS = 1;<br />
#5 TS = 0;<br />
TR = 1;<br />
#5 TS = 1;<br />
TR = 0;<br />
#5 TS = 0;<br />
#5 TR = 1;<br />
end<br />
//輸出顯示：<br />
initial<br />
$monitor ("At time %t ," , $time,<br />
"TR = %b, TS=%b, TQ=%b, TQb= %b", TR, TS, TQ, TQb);<br />
endmodule<br />
<br />
　　RS_FF模塊描述了設(shè)計(jì)的結(jié)構(gòu)。在門實(shí)例語(yǔ)句中使用門時(shí)延；例如，第一個(gè)實(shí)例語(yǔ)句中的門時(shí)延為1個(gè)時(shí)間單位。該門時(shí)延意味著如果R或Qbar假定在T時(shí)刻變化，Q將在T+1時(shí)刻獲得計(jì)算結(jié)果值。<br />
　　模塊Test是一個(gè)測(cè)試模塊。測(cè)試模塊中的RS_FF用實(shí)例語(yǔ)句說明其端口用端口名關(guān)聯(lián)方式連接。在這一模塊中有兩條初始化語(yǔ)句。第一個(gè)初始化語(yǔ)句只簡(jiǎn)單地產(chǎn)生TS和TR上的波形。這一初始化語(yǔ)句包含帶有語(yǔ)句間時(shí)延的程序塊過程賦值語(yǔ)句。<br />
　　第二條初始化語(yǔ)句調(diào)用系統(tǒng)任務(wù)$monitor。這一系統(tǒng)任務(wù)調(diào)用的功能是只要參數(shù)表中指定的變量值發(fā)生變化就打印指定的字符串。下面是測(cè)試模塊產(chǎn)生的輸出。請(qǐng)注意`timescale指令在時(shí)延上的影響。<br />
<br />
At time 0, TR=0, TS=0, TQ=x, TQb= x<br />
At time 10, TR=0, TS=0, TQ=1, TQb= 1<br />
At time 50, TR=0, TS=1, TQ=1, TQb= 1<br />
At time 60, TR=0, TS=1, TQ=1, TQb= 0<br />
At time 100, TR=1, TS=0, TQ=1, TQb= 0<br />
At time 110, TR=1, TS=0, TQ=1, TQb= 1<br />
At time 120, TR=1, TS=0, TQ=0, TQb= 1<br />
At time 150, TR=0, TS=1, TQ=0, TQb= 1<br />
At time 160, TR=0, TS=1, TQ=1, TQb= 1<br />
At time 170, TR=0, TS=1, TQ=1, TQb= 0<br />
At time 200, TR=0, TS=0, TQ=1, TQb= 0<br />
At time 210, TR=0, TS=0, TQ=1, TQb= 1<br />
At time 250, TR=1, TS=0, TQ=1, TQb= 1<br />
At time 260, TR=1, TS=0, TQ=0, TQb= 1<br />
<br />
　　后面的章節(jié)將更詳細(xì)地講述這些主題。<br />
<br />
習(xí)題<br />
<br />
1. 在數(shù)據(jù)流描述方式中使用什么語(yǔ)句描述一個(gè)設(shè)計(jì)？<br />
2. 使用`timescale 編譯器指令的目的是什么？舉出一個(gè)實(shí)例。<br />
3. 在過程賦值語(yǔ)句中可以定義哪兩種時(shí)延？請(qǐng)舉例詳細(xì)說明。<br />
4. initial語(yǔ)句與always 語(yǔ)句的關(guān)鍵區(qū)別是什么？<br />
5. 為2.3節(jié)中描述的模塊Decode2x4編寫一個(gè)測(cè)試驗(yàn)證程序。<br />
6. 列出你在Verilog HDL模型中使用的兩類賦值語(yǔ)句。<br />
7. 在順序過程中何時(shí)需要定義標(biāo)記？<br />
8. 找出下面連續(xù)賦值語(yǔ)句的錯(cuò)誤。<br />
assign Reset = #2 ^ WriteBus;<br />
 <br />
<br />&nbsp;</td></tr><tr bgcolor="#ffffff"><td valign="top"><table border="0" cellspacing="0" cellpadding="0" align="left"><tr><td></td></tr></table> <table border="0" cellspacing="0" cellpadding="0" align="right"><tr><td> </td></tr></table></td></tr></table></td></tr></table><table width="760" cellspacing="0" cellpadding="0" align="center"><tr bgcolor="#ffffff"><td colspan="2"></td></tr><tr bgcolor="#ffffff"><td class="post" valign="top"> &nbsp;</td><td align="right">