?? _primary.vhd
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library verilog;use verilog.vl_types.all;entity srlc16e is generic( cds_action : string := "ignore"; init : integer := 0 ); port( q : out vl_logic; q15 : out vl_logic; a0 : in vl_logic; a1 : in vl_logic; a2 : in vl_logic; a3 : in vl_logic; ce : in vl_logic; clk : in vl_logic; d : in vl_logic );end srlc16e;
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