library verilog;use verilog.vl_types.all;entity ramb4_s1_s4 is    generic(        cds_action      : string  := "ignore";        init_00         : integer := 0;        init_01         : integer := 0;        init_02         : integer := 0;        init_03         : integer := 0;        init_04         : integer := 0;        init_05         : integer := 0;        init_06         : integer := 0;        init_07         : integer := 0;        init_08         : integer := 0;        init_09         : integer := 0;        init_0a         : integer := 0;        init_0b         : integer := 0;        init_0c         : integer := 0;        init_0d         : integer := 0;        init_0e         : integer := 0;        init_0f         : integer := 0    );    port(        doa             : out    vl_logic_vector(0 downto 0);        dob             : out    vl_logic_vector(3 downto 0);        addra           : in     vl_logic_vector(11 downto 0);        clka            : in     vl_logic;        dia             : in     vl_logic_vector(0 downto 0);        ena             : in     vl_logic;        rsta            : in     vl_logic;        wea             : in     vl_logic;        addrb           : in     vl_logic_vector(9 downto 0);        clkb            : in     vl_logic;        dib             : in     vl_logic_vector(3 downto 0);        enb             : in     vl_logic;        rstb            : in     vl_logic;        web             : in     vl_logic    );end ramb4_s1_s4;