library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div2 is
port(q1:in std_logic_vector(8 downto 0);
     q1out:out std_logic_vector(7 downto 0));
end;
architecture one of div2 is
begin
q1out(7)<=q1(7);
q1out(6)<=q1(6);
q1out(5)<=q1(5);
q1out(4)<=q1(4);
q1out(3)<=q1(3);
q1out(2)<=q1(2);
q1out(1)<=q1(1);
q1out(0)<=q1(0);
end;