################################################################################# Design Specification## Author: Rudolf Usselmann#         rudi@asics.ws## Revision:# 3/7/01 RU Initial Sript################################################################################## ==============================================# Setup Design Parametersset design_files {usbf_crc5 usbf_crc16 usbf_mem_arb usbf_ep_rf usbf_pa usbf_ep_rf_dummy usbf_pd usbf_rf usbf_utmi_ls usbf_utmi_if usbf_idma usbf_pe usbf_wb usbf_pl usbf_top}set design_name usbf_topset active_design usbf_top# Next Statement defines all clocks and resets in the designset special_net {rst_i clk_i phy_clk}# Source Directoryset hdl_src_dir ../../rtl/verilog/