?? 21ic ddr sdram控制器的fpga實(shí)現(xiàn).htm
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<TD align=middle height=31><FONT size=4><B>DDR SDRAM控制器的FPGA實(shí)現(xiàn)
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<TD align=middle height=15>文章作者：施周淵 戴慶元<BR>文章類(lèi)型：設(shè)計(jì)應(yīng)用
文章加入時(shí)間：2004年3月16日0:45</TD></TR>
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<TD align=right><FONT color=#cc0000>文章出處：電子技術(shù)應(yīng)用</FONT> </TD></TR>
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<P class=MsoNormal><SPAN
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<B>摘要：</B></SPAN>ＤＤＲ
ＳＤＲＡＭ高容量和快速度的優(yōu)點(diǎn)使它獲得了廣泛的應(yīng)用，但是其接口與目前廣泛應(yīng)用的微處理器不兼容。介紹了一種通用的ＤＤＲ
ＳＤＲＡＭ控制器的設(shè)計(jì)，從而使得ＤＤＲ ＳＤＲＡＭ能應(yīng)用到微處理器中去。</P>
<P class=MsoNormal><SPAN
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<B>關(guān)鍵詞：</B></SPAN>ＤＤＲ ＳＤＲＡＭ控制器 延時(shí)鎖定回路 ＦＰＧＡ</P>
<P style="TEXT-INDENT: 30px">ＤＤＲ
ＳＤＲＡＭ是建立在ＳＤＲＡＭ的基礎(chǔ)上的，但是速度和容量卻有了提高。首先，它使用了更多的先進(jìn)的同步電路。其次，它使用延時(shí)鎖定回路提供一個(gè)數(shù)據(jù)濾波信號(hào)。當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)器控制器可使用這個(gè)數(shù)據(jù)濾波信號(hào)精確地定位數(shù)據(jù)，每１６位輸出一次，并且同步來(lái)自不同的雙存儲(chǔ)器模塊的數(shù)據(jù)。</P>
<P style="TEXT-INDENT: 30px">ＤＤＲ
ＳＤＲＡＭ不需要提高時(shí)鐘頻率就能加倍提高ＳＤＲＡＭ的速度，因?yàn)樗试S在時(shí)鐘脈沖的上升沿和下降沿讀寫(xiě)數(shù)據(jù)。至于地址和控制信號(hào)，還是跟傳統(tǒng)的ＳＤＲＡＭ一樣，在時(shí)鐘的上升沿進(jìn)行傳輸。</P>
<P style="TEXT-INDENT: 30px">由于微處理器、ＤＳＰ等不能直接使用ＤＤＲ
ＳＤＲＡＭ，所以本文介紹一種基于ＦＰＧＡ的ＤＤＲ ＳＤＲＡＭ控制電路。<B><BR><BR><A
href="http://www.21ic.com/info/images/aet/200311/21a.gif">圖1 DDR
SDRAM控制器邏輯圖</A><BR><BR>１ ＤＤＲ ＳＤＲＡＭ控制器的設(shè)計(jì)</B></P>
<P style="TEXT-INDENT: 30px">１．１總體邏輯圖</P>
<P style="TEXT-INDENT: 30px">ＤＤＲ
ＳＤＲＡＭ控制器的總體邏輯圖如圖１所示。主要由ＤＤＲ控制模塊（Ｃｏｎｔｒｏｌｌｅｒ）、ＤＤＲ接口模塊?? 快捷鍵說(shuō)明
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