<TD align=middle width="23%">參考電壓模式</TD>
                <TD align=middle width="19%">輸入量程</TD>
                <TD align=middle width="20%">參考電壓/V</TD>
                <TD align=middle width="19%">連接端（起點）</TD>
                <TD align=middle width="19%">連接端（終點）</TD></TR>
              <TR class=main>
                <TD align=middle width="23%">內部電壓<BR>內部電壓<BR>內部電壓</TD>
                <TD align=middle width="19%">2<BR>4<BR>2≤量程≤4且量程=2×VREF</TD>
                <TD align=middle 
                width="20%">1<BR>2<BR>1≤VREF≤2且VREF=(1+R1/R2)</TD>
                <TD align=middle width="19%">SENSE<BR>SENSE<BR>R1<BR>R2</TD>
                <TD align=middle 
                  width="19%">VREF<BR>REFCOM<BR>VREF和SENSE<BR>SENSE和REFCOM</TD></TR>
              <TR class=main>
                <TD align=middle width="23%">外部電壓（非動態(tài)）</TD>
                <TD align=middle width="19%">2≤量程≤4</TD>
                <TD align=middle width="20%">1≤VREF≤2</TD>
                <TD align=middle width="19%">SENSE<BR>VREF</TD>
                <TD align=middle width="19%">AVDD<BR>EXT.REF（外部REF）</TD></TR>
              <TR class=main>
                <TD align=middle width="23%">外部電壓（動態(tài)）</TD>
                <TD align=middle width="19%">2≤量程≤4</TD>
                <TD align=middle width="20%">外部驅動的CAPB、CAPT決定</TD>
                <TD align=middle 
                  width="19%">SENSE<BR>VREF<BR>EXT.REF<BR>EXT.REF</TD>
                <TD align=middle 
              width="19%">AVDD<BR>AVSS<BR>CAPT<BR>CAPB</TD></TR></TBODY></TABLE>
            <P><B>4 AD9225的存儲方案設計</B></P>
            <P>　　在高速數(shù)據(jù)采集電路的實現(xiàn)中，有兩個關鍵的問題：一是模擬信號的高速轉換；二是變換后數(shù)據(jù)的存儲及提取。AD9225的采樣速度可達25Msps，完全可以滿足大多數(shù)數(shù)據(jù)采集系統(tǒng)的要求，故首要解決的關鍵問題是與存儲器的配合問題。 
            在數(shù)據(jù)采集電路中, 有以下幾種存儲方案可供選擇。</P>
            <P style="TEXT-INDENT: 30px">（1）分時存儲方案</P>
            <P style="TEXT-INDENT: 30px">分時存儲方案的原理是將高速采集到的數(shù)據(jù)進行分時處理, 
            通過高速鎖存器按時序地分配給Ｎ個存儲器。雖然電路中增加了SRAM的片數(shù)，但使存儲深度增加，用低價格的SRAM構成高速數(shù)據(jù)存儲電路，獲得較高的（單位速度×單位存儲深度）/價格比。但由于電路單數(shù)據(jù)口的特點，不利于數(shù)據(jù)的實時處理，并且為使數(shù)據(jù)被鎖存后留有足夠的時間讓存儲器完成數(shù)據(jù)的存儲，需要產(chǎn)生特殊的寫信號線。<BR><IMG 
            height=533 hspace=10 src="——12位高速ADC存儲電路設計與實現(xiàn).files/9d.gif" 
            width=549 vspace=10 border=0><BR><FONT size=3>&nbsp;&nbsp;&nbsp; 
            </FONT><SPAN class=main1>（2）雙端口存儲方案</P>
            <P 
            style="TEXT-INDENT: 30px">雙端口存儲器的特點是，在同一個芯片里，同一個存儲單元具有相同的兩套尋址機構和輸入輸出機構，可以通過兩個端口對芯片中的任何一個地址作非同步的讀和寫操作，讀寫時間最快達到十幾ns。當兩個端口同時(5 
            ns以內 )對芯片中同一個存儲單元尋址時, 
            芯片中有一個協(xié)調電路將參與協(xié)調。雙端口存儲器方案適用于小存儲深度、數(shù)據(jù)實時處理的場合。由于雙端口存儲器本身具備了兩套尋址系統(tǒng)，在電路的設計時，可以免去在數(shù)據(jù)存儲和讀取時對地址時鐘信號的切換問題的考慮，使數(shù)據(jù)變得簡單和快捷。</P>
            <P style="TEXT-INDENT: 30px">（3）先進先出存儲方案</P>
            <P 
            style="TEXT-INDENT: 30px">先進先出存儲器的同一個存儲單元配備有兩個口：一個是輸入口，只負責數(shù)據(jù)的寫入；另一個是輸出口，只負責數(shù)據(jù)的輸出。先進先出（FIFO）存儲器方案適用于小存儲深度，數(shù)據(jù)需實時處理的場合。</P>
            <P>　　對用戶而言，存儲器的存儲速度和存儲容量是一對矛盾體：雙口RAM和FIFO可以實現(xiàn)很高的存儲速度，但其存儲容量難以滿足對大量數(shù)據(jù)存儲的需求；一般的靜態(tài)RAM雖然速度有限，但其存儲深度卻是雙口RAM和FIFO難以企及的，并且可以容易地實現(xiàn)多片擴展。對高速數(shù)據(jù)采集系統(tǒng)而言，由于采樣速率快、數(shù)據(jù)多，要求存儲深度比較大，實時處理的難度比較高，一般的靜態(tài)RAM就可以滿足速度要求。628512容量為512Kbit，存取時間70 
            ns，可以滿足10Msps以上的采樣要求，比較具有典型意義。圖4是AD9225與628512的接口電路圖，存儲方案實際是分時存儲的特例。<BR><IMG 
            height=203 hspace=10 src="——12位高速ADC存儲電路設計與實現(xiàn).files/9e.gif" 
            width=548 vspace=10 
            border=0><BR>　　AD9225輸出的12位數(shù)據(jù)，再加溢出指示位OTR共13位與兩片628512相連。兩片628512組成并聯(lián)結構，由同一地址發(fā)生器產(chǎn)生地址，同一寫信號線控制寫操作。20位地址發(fā)生器由五片同步計數(shù)器74161構成。注意，此處不能采用異步計數(shù)器，因為異步計數(shù)器的輸出延時太大。</P>
            <P>&nbsp;&nbsp;&nbsp; 存儲器的存儲過程可以分解成三個過程來討論：① 
            地址碼加在RAM芯片的地址輸入端，選中相應的存儲單元，使其可以進行寫操作。② 將要寫入的數(shù)據(jù)放在數(shù)據(jù)總線上。③ 
            加上片選信號及寫信號，這兩個有效信號打開三態(tài)門，使DB上的數(shù)據(jù)進入輸入回路，送到存儲單元的位線上，從而寫入該存儲單元。</P>
            <P>　　圖4所示的接口電路中，地址碼信息和數(shù)據(jù)碼信息在同一時鐘信號的上升沿產(chǎn)生，片選線由地址發(fā)生器的最高位（A19）提供。寫信號線是接口的最關鍵部分,它必須保證在AD9225轉換完成以后，在保持地址信息和數(shù)據(jù)信息不變的情況下，有足夠的低電平持續(xù)時間完成存儲操作。低速的數(shù)據(jù)采集系統(tǒng)可直接采用CLK作為寫信號。高速ADC在使用時，對時鐘的占空比要求很高。AD9225要求CLK的占空比在45％~55％之間，如果還直接采用CLK作為寫信號，將難以滿足要求。例如，如果采樣速率為10 
            Msps，CLK的低電平持續(xù)時間僅為50 ns，小于628512的存儲時間70 
            ns，因此，必須要對晶振信號進行適當?shù)倪壿嬣D換以獲得足夠的寫周期。考慮到寫信號僅在低電平狀態(tài)有效，在產(chǎn)生信號時，可以盡量減少高電平的持續(xù)時間。經(jīng)過多次仿真試驗，作者采用圖5所示的邏輯控制電路來獲得相應的寫信號。<BR><IMG 
            height=284 hspace=40 src="——12位高速ADC存儲電路設計與實現(xiàn).files/9f.gif" 
            width=480 vspace=10 border=0><BR>　　對應于此邏輯電路的時序如圖6所示。</P>
            <P><B>5 結 論</B></P>
            <P>　　本文詳細介紹了一種高 
            速A/D轉換芯片AD9225的結構和應用，在比較了各種高速數(shù)據(jù)采集系統(tǒng)的存儲方案的基礎上，給出了AD9225與628512存儲器的接口電路。該電路實際上是高速ADC與一般RAM接口的縮影。在寫信號的實現(xiàn)上，采用了控制邏輯，具有創(chuàng)新性和通用性。</P></SPAN>
            <P></P></DIV></TD></TR>
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                <TD width=75>【<A href="javascript:doPrint();">打印本稿</A>】</TD>
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                <TD width=75>
                  <P>【<A 
                  href="http://www.21ic.com/new_info/news/review.asp?title=12位高速ADC存儲電路設計與實現(xiàn)target=" 
                  _blank?>發(fā)表評論</A>】</P></TD>
                <TD width=10></TD>
                <TD width=79>【<A 
                  href="http://www.21ic.com/new_info/news/sendmail.asp?num=12位高速ADC存儲電路設計與實現(xiàn)">推薦</A>】</TD></TR></TBODY></TABLE></TD></TR>
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                  <P><A href="http://www.21ic.com/custom/tek/tek.htm"><IMG 
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            View:1024x768 為了本系統(tǒng)能夠更好的為您服務，請使用IE4.0或以上版本瀏覽器 
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