?? ——一種多接口模式、超高速ad轉換芯片Ａad9430.htm
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style="TEXT-INDENT: 30px">Ｓ２：輸出模式選擇，接低時為雙端口ＣＭＯＳ輸出模式；接高時為ＬＶＤＳ輸出模式。</P>
<P
style="TEXT-INDENT: 30px">Ｓ１：輸出數據格式選擇，接低時為偏移二進制碼；接高時為二進制補碼。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200310/20c.gif">圖3
LVDS模式下的時序圖</A></B><BR><BR></SPAN><FONT size=3>
</FONT><SPAN
class=main1>ＳＥＮＳＥ：參考電壓模式選擇腳，使用外部參考電壓時，將其接高；懸空時則使用內部電壓參考。</P>
<P
style="TEXT-INDENT: 30px">ＶＲＥＦ：參考電壓輸入腳，由ＳＥＮＳＥ腳決定，可在內部提供一穩定的低噪聲１．２３Ｖ參考電壓；當使用外部參考電壓時，應使用一個０．１<FONT
face=Arial>μ</FONT>Ｆ的接地電容與外部參考電壓相連，該電容的容量偏差應在±５％之內。注意：滿量程調節范圍與參考電壓存在一定的線性比例關系。</P>
<P style="TEXT-INDENT: 30px">ＶＩＮ＋、ＶＩＮ－：差分模擬信號輸入。</P>
<P
style="TEXT-INDENT: 30px">ＤＳ＋、ＤＳ－：在ＣＭＯＳ模式下，該引腳可用于差分數據同步（輸入）。當ＤＳ＋接高電平，ＤＳ－接低電平時，Ａ／Ｄ轉換器的數據輸出和時鐘都保持不變。當ＤＳ＋在時鐘的ｔＳＤＳ與ｔＨＤＳ之間出現下降沿時，同步正式開始，而在ＬＶＤＳ模式下，應將ＤＳ＋接地
，并將ＤＳ－接３．３Ｖ。</P>
<P
style="TEXT-INDENT: 30px">ＣＬＫ＋、ＣＬＫ－：時鐘輸入腳。當時鐘頻率小于標稱值３０ＭＨｚ時，片內自帶的時鐘占空比穩定器將不起作用；當輸入的時鐘頻率動態變化時，需要等待１．５<FONT
face=Arial>μ</FONT>ｓ～５<FONT
face=Arial>μ</FONT>ｓ，才可得到有效數據（這是不可變的）。其時鐘可為差分輸入，也可為單端輸入，為了得到更好的動態特性，最好采用差分輸入方式。<BR><IMG
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class=main1>ＬＶＤＳＢＩＡＳ：ＬＶＤＳ電流輸出。在ＬＶＤＳ模式下，該端應加一個３．７ｋ<FONT
face=Arial>Ω</FONT>的接地電阻。</P>
<P style="TEXT-INDENT: 30px">ＤＡ０～ＤＡ１１：ＣＭＯＳ模式下的Ａ端數據輸出。</P>
<P style="TEXT-INDENT: 30px">ＤＢ０～ＤＢ１１：ＣＭＯＳ模式下的Ｂ端數據輸出。</P>
<P style="TEXT-INDENT: 30px">ＯＲ－Ａ、ＯＲ－Ｂ：分別為Ａ、Ｂ端口超限標志。</P>
<P style="TEXT-INDENT: 30px">Ｄ０－、Ｄ０＋、……Ｄ１１－、Ｄ１１＋：ＬＶＤＳ模式下的數據輸出端。</P>
<P style="TEXT-INDENT: 30px">ＤＣＯ＋、ＤＣＯ－：數據輸出時鐘。在ＣＭＯＳ
模式下，時鐘輸出信號二分頻后，由ＤＣＯ＋和ＤＣＯ－兩端口輸出，該時鐘輸出信號可以方便地鎖存，而且鎖存的輸入時鐘失真很低，但片內時鐘緩沖器不能驅動大于５ｐＦ的電容；在ＬＶＤＳ模式下，其輸出時鐘為一個與輸入時鐘同頻率的差分信號，應用時應在接收端接一個１００<FONT
face=Arial>Ω</FONT>的差分終端電阻。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200310/20e.gif">圖5
CMOS模式下時序圖</A></B><BR><BR></SPAN><FONT size=3>
</FONT><SPAN class=main1>ＯＲ－、ＯＲ＋：ＬＶＤＳ模式下的超限標志。</P>
<P style="TEXT-INDENT: 30px">ＡＧＮＤ：模擬地。</P>
<P style="TEXT-INDENT: 30px">ＡＶＤＤ：模擬電源。</P>
<P style="TEXT-INDENT: 30px">ＤＲＶＤＤ：３．３Ｖ數據電源，范圍為３．０Ｖ～３．６Ｖ。</P>
<P style="TEXT-INDENT: 30px">ＤＲＧＮＤ：數據地。</P>
<P style="TEXT-INDENT: 30px">ＤＮＣ：空腳。</P>
<P style="TEXT-INDENT: 0px"><B>３ 操作時序與應用電路</B></P>
<P style="TEXT-INDENT: 30px">３．１ ＬＶＤＳ模式下的接口電路</P>
<P
style="TEXT-INDENT: 30px">圖３為ＬＶＤＳ模式下時序圖。在ＬＶＤＳ模式下，輸出時鐘為一個與輸入時鐘同頻率的差分信號；該信號相對輸入時鐘有一個最大為５ｎｓ的延時；第Ｎ點的模擬信號采樣經過１４
個周期后由數據輸出端口輸出。</P>
<P
style="TEXT-INDENT: 30px">圖４為ＡＤ９４３０在ＬＶＤＳ模式下的典型連接。為了得到最佳的動態性能，應使ＶＩＮ＋與ＶＩＮ－的阻抗匹配。模擬輸入要求為差分驅動；若輸入為單端信號，則會大大降低信噪比和信號——噪聲失真比。為此，可采用寬帶變壓器（如Ｍｉｎｉｃｉｒｃｕｉｔ公司的ＡＤＴ１－１ＷＴ）將單端信號轉換為差分信號。</P>
<P
style="TEXT-INDENT: 30px">該電路的輸入標稱峰峰值為：單端信號為１．５ＶＤＩＦＦＰ－Ｐ，差分信號為７６８ｍＶｐ－ｐ×２。使用時應在ＬＶＤＳＢＩＡＳ端接一個３．７<FONT
face=Arial>Ω</FONT>的接地電阻，該電阻上的電流在片內經過放大后可為各輸出端口提供一個３．５ｍＡ的電流模式驅動輸出，以驅動接有１００<FONT
face=Arial>Ω</FONT>終端電阻的差分線路，并最終為接收器提供約３５０ｍＶ的電壓。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200310/20f.gif">圖6
CMOS輸出模式典型連接圖</A></B><BR><BR></SPAN><FONT size=3>
</FONT><SPAN class=main1>３．２ ＣＭＯＳ模式下的接口電路</P>
<P
style="TEXT-INDENT: 30px">圖５為在ＣＭＯＳ模式下的時序圖。由圖可見，當同步脈沖ＤＳ＋的下降沿出現在范圍內且在下一時鐘上升沿之前時，其采樣的模擬信號Ｎ將出現在１４個時鐘周期之后，并從交替輸出方式的端口Ａ輸出；接下來的一個采樣點Ｎ＋１則在１４個周期后從端口Ｂ輸出。在并行數據輸出方式下，第Ｎ個采樣點的數據將在１５個周期后從Ａ端口輸出，且其輸出時刻與第Ｎ＋１個采樣點的數據從１４個周期后從Ｂ端口輸出的時刻相同。</P>
<P
style="TEXT-INDENT: 30px">圖６為ＡＤ９４３０在ＣＭＯＳ模式下交替輸出方式的典型連接圖。數據同步輸入信號可由上電復位信號實現；由于ＡＤ９４３０數據轉換輸出的速度非常快，因此，應在各輸出端口另加鎖存電路，以確保接收到數據的正確性。
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<TD width=75>【<A href="javascript:doPrint();">打印本稿</A>】</TD>
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<P>【<A
href="http://www.21ic.com/new_info/news/review.asp?title=一種多接口模式、超高速AD轉換芯片ＡAD9430target="
_blank?>發表評論</A>】</P></TD>
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<TD width=79>【<A
href="http://www.21ic.com/new_info/news/sendmail.asp?num=一種多接口模式、超高速AD轉換芯片ＡAD9430">推薦</A>】</TD></TR></TBODY></TABLE></TD></TR>
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