?? gee.v
字號:
//ee(k)
//需要2個(gè)CLK
module gee(der,dei,ykr,yki,eer,eei,clk,start,rdy);
input[15:0] der,dei,ykr,yki;
input clk,start;
output[15:0] eer,eei;
output rdy;
reg rdy=0;
reg[15:0] eer,eei;
always @ (posedge clk)
begin
if(start)
begin
eer<=der-ykr;
eei<=dei-yki;
rdy<=1;
end
else
begin
eer<=16'b0;
eei<=16'b0;
rdy<=0;
end
end
endmodule
?? 快捷鍵說明
復(fù)制代碼
Ctrl + C
搜索代碼
Ctrl + F
全屏模式
F11
切換主題
Ctrl + Shift + D
顯示快捷鍵
?
增大字號
Ctrl + =
減小字號
Ctrl + -