?? jieweiwave.tbw
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version 3
f:\myfpga\xilinx\cutbit\jiewei.v
jiewei
VERILOG
VERILOG
jieweiwave.xwv
Clocked
-
-
10000000000
ns
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100000000
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clk
100000000
100000000
15000000
15000000
0
RISING
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
ai
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ar
clk
qi
clk
qr
clk
rdy
clk
start
clk
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
qi_DIFF
qr_DIFF
rdy_DIFF
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
clk
start
ai
ar
rdy
qi
qr
SIGNAL_ORDER_END
-X-X-X-
?? 快捷鍵說明
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