?? fpga_pro.fit.rpt
字號:
; 192 ; 153 ; 2 ; done ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 193 ; 154 ; 2 ; secure ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 194 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 195 ; 155 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 196 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 197 ; 158 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 198 ; 159 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 199 ; 162 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 200 ; 163 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 201 ; 164 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 202 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 203 ; 165 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 204 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 205 ; 166 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 206 ; 167 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 207 ; 168 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 208 ; 169 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; Simple RSDS ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+
; |FPGA_pro ; 49 (2) ; 45 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 ; 0 ; 4 (1) ; 8 (0) ; 37 (1) ; |FPGA_pro ; work ;
; |gollman:inst| ; 34 (34) ; 32 (32) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 8 (8) ; 24 (24) ; |FPGA_pro|gollman:inst ; work ;
; |gollstt:inst1| ; 5 (5) ; 4 (4) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 4 (4) ; |FPGA_pro|gollstt:inst1 ; work ;
; |lpm_counter0:inst6| ; 8 (0) ; 8 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (0) ; |FPGA_pro|lpm_counter0:inst6 ; work ;
; |lpm_counter:lpm_counter_component| ; 8 (0) ; 8 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (0) ; |FPGA_pro|lpm_counter0:inst6|lpm_counter:lpm_counter_component ; work ;
; |cntr_ihi:auto_generated| ; 8 (8) ; 8 (8) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; |FPGA_pro|lpm_counter0:inst6|lpm_counter:lpm_counter_component|cntr_ihi:auto_generated ; work ;
+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+----------------------------------------------------------------------------------+
; Delay Chain Summary ;
+---------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+---------+----------+---------------+---------------+-----------------------+-----+
; data2 ; Output ; -- ; -- ; -- ; -- ;
; ena ; Output ; -- ; -- ; -- ; -- ;
; secure ; Output ; -- ; -- ; -- ; -- ;
; cmp_ena ; Output ; -- ; -- ; -- ; -- ;
; clk ; Input ; 0 ; 0 ; -- ; -- ;
; reset ; Input ; 0 ; 0 ; -- ; -- ;
; done ; Input ; 6 ; 6 ; -- ; -- ;
; data ; Input ; 6 ; 6 ; -- ; -- ;
+---------+----------+---------------+---------------+-----------------------+-----+
+------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+------------------------------------+-------------------+---------+
; clk ; ; ;
; reset ; ; ;
; done ; ; ;
; - gollstt:inst1|Selector1~53 ; 1 ; 6 ;
; - gollstt:inst1|next_s.st3~10 ; 1 ; 6 ;
; - gollstt:inst1|S?? 快捷鍵說明
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