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?? mult_4sm.tdf

?? 基于cyclone系列FPGA的模擬幅度調制的VHDL代碼
?? TDF
字號:
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--  programming logic devices manufactured by Altera and sold by 
--  Altera or its authorized distributors.  Please refer to the 
--  applicable agreement for further details.


FUNCTION carry_sum (cin, sin)
RETURNS ( cout, sout);
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RETURNS ( out);

--synthesis_resources = lut 163 
SUBDESIGN mult_4sm
( 
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) 
VARIABLE
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	sft27a[].in = ( w448w, ( w448w, ( (! w218w[11..11]), ( w218w[10..10], ( w218w[9..9], ( w218w[8..8], ( w448w, w164w[8..8])))))));
	sft28a[].in = add25_result[];
	sft30a[].in = ( w448w, ( w422w, ( (! w164w[11..11]), w7w[10..10])));
	sft31a[].in = ( w448w, ( w448w, ( w422w, w164w[10..10])));
	sft32a[].in = add29_result[];
	dataa_node[] = ( dataa[10..0]);
	datab_node[] = ( datab[10..0]);
	final_result_node[] = ( w681w[21..0]);
	result[] = ( final_result_node[21..11]);
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	w164w[] = le4a[].out;
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	w175w[] = (((! w165w[]) & cs1a[0].sout) & (! cs3a[0].sout));
	w176w[] = ((((! w166w[]) & cs1a[0].sout) & cs3a[0].sout) # ((w166w[] & (! cs1a[0].sout)) & cs3a[0].sout));
	w192w = sft12a[0..0].out;
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	w220w[] = ( dataa_node[10..10], dataa_node[]);
	w228w[] = (((! w219w[]) & cs1a[1].sout) & (! cs3a[1].sout));
	w229w[] = ((((! w220w[]) & cs1a[1].sout) & cs3a[1].sout) # ((w220w[] & (! cs1a[1].sout)) & cs3a[1].sout));
	w254w = sft20a[6..6].out;
	w256w = sft16a[9..9].out;
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	w263w[] = le6a[].out;
	w264w[] = ( dataa_node[], B"0");
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	w274w[] = ((((! w265w[]) & cs1a[2].sout) & cs3a[2].sout) # ((w265w[] & (! cs1a[2].sout)) & cs3a[2].sout));
	w291w = sft16a[2..2].out;
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