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?? clock_top.flow.rpt

?? vhdl語言
?? RPT
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Flow report for clock_top
Mon Oct 27 17:07:40 2008
Version 5.1 Build 176 10/26/2005 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Flow Summary
  3. Flow Settings
  4. Flow Elapsed Time
  5. Flow Log



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; Legal Notice ;
----------------
Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files any of the foregoing 
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programming logic devices manufactured by Altera and sold by 
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; Flow Summary                                                       ;
+-------------------------+------------------------------------------+
; Flow Status             ; Successful - Mon Oct 27 17:07:40 2008    ;
; Quartus II Version      ; 5.1 Build 176 10/26/2005 SJ Full Version ;
; Revision Name           ; clock_top                                ;
; Top-level Entity Name   ; clock_top                                ;
; Family                  ; FLEX10K                                  ;
; Device                  ; EPF10K10LC84-3                           ;
; Timing Models           ; Final                                    ;
; Met timing requirements ; Yes                                      ;
; Total logic elements    ; 154 / 576 ( 27 % )                       ;
; Total pins              ; 20 / 59 ( 34 % )                         ;
; Total memory bits       ; 0 / 6,144 ( 0 % )                        ;
+-------------------------+------------------------------------------+


+-----------------------------------------+
; Flow Settings                           ;
+-------------------+---------------------+
; Option            ; Setting             ;
+-------------------+---------------------+
; Start date & time ; 10/27/2008 17:07:23 ;
; Main task         ; Compilation         ;
; Revision Name     ; clock_top           ;
+-------------------+---------------------+


+-------------------------------------+
; Flow Elapsed Time                   ;
+----------------------+--------------+
; Module Name          ; Elapsed Time ;
+----------------------+--------------+
; Analysis & Synthesis ; 00:00:07     ;
; Fitter               ; 00:00:04     ;
; Assembler            ; 00:00:02     ;
; Timing Analyzer      ; 00:00:02     ;
; Total                ; 00:00:15     ;
+----------------------+--------------+


------------
; Flow Log ;
------------
quartus_map --read_settings_files=on --write_settings_files=off clock_top -c clock_top
quartus_fit --read_settings_files=off --write_settings_files=off clock_top -c clock_top
quartus_asm --read_settings_files=off --write_settings_files=off clock_top -c clock_top
quartus_tan --read_settings_files=off --write_settings_files=off clock_top -c clock_top



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