`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    17:00:27 05/14/07
// Design Name:     謝大釗
// Module Name:    gfsk1
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module gfsk1(clk0,rstin,dout,firrdy);
input clk0,rstin;


output [31:0] dout;
output firrdy;


wire clk,clkfx,clk1,clock,ino,firs,rfd,firrdy;
wire[15:0] firin;

clk2 clk2(clk,clock);
clk4 clk4(clk0,rstin,clkfx,clkbug,clk,lock);	 
clk5 clk5(clkfx,clk1);
send2 send2(clock,ino);
rec2 rec2(clk1,rfd,ino,firin,firs);
fir fir(firs,firrdy,clk1,rfd,firin,dout);	  

endmodule