-- 庫(kù)聲明
library IEEE;
use IEEE.STD_LOGIC_1164.all;
-- 實(shí)體聲明
entity shift_register is
	-- 類(lèi)屬參數(shù)
	generic (
	TOTAL_BIT : integer := 10 );
	-- 端口
	port (
	clk : in std_logic;
	reset_n : in std_logic;
	din : in std_logic;
	regs : out std_logic_vector(TOTAL_BIT-1 downto 0);
	dout : out std_logic );
	
end shift_register;

--}} End of automatically maintained section
-- 結(jié)構(gòu)體
architecture shift_register of shift_register is

-- 內(nèi)部寄存器序列
signal shift_regs : std_logic_vector(TOTAL_BIT-1 downto 0) := (others => '1');

begin
	-- 寄存器輸出
	regs <= shift_regs;
	
	-- 主過(guò)程
	main : process(reset_n, clk)
	begin
		-- 檢查復(fù)位信號(hào)
		if reset_n = '0' then
			dout <= '1';
		-- 在時(shí)鐘上升沿動(dòng)作
		elsif rising_edge(clk) then
			-- 將最高位輸出到dout
			dout <= shift_regs(TOTAL_BIT-1);
			-- 次高位到最低位都向高位移一位
			shift_regs(TOTAL_BIT-1 downto 1) <= shift_regs(TOTAL_BIT-2 downto 0);
			-- 讀取輸入端口信號(hào)并且保存到寄存器序列的最低位
			shift_regs(0) <= din;
		end if;
	end process;

end shift_register;