?? counter.v
字號:
`timescale 1ns/1ns
module counter( clk,
arst,
data
);
input clk; //input clock
input arst; //asynchronous reset, low effect
output [7:0] data;
reg [7:0] data;
always@(posedge clk or negedge arst)
if(!arst)
data <= 0;
else
data <= data+1;
endmodule
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