?? mux21.vhd
字號:
library ieee;
use ieee.std_logic_1164.all;
entity mux21 is
port ( Y : out std_logic;
A, B, SEL : in std_logic
);
end mux21;
architecture rtl of mux21 is
begin
with sel select
Y <= A when '1',
B when '0',
'X' when others;
end rtl;
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