?? virtex2p.v

?? FPGA-CPLD_DesignTool(8-9-10)源代碼
?? V
?? 第 1 頁 / 共 5 頁
字號:
input T;
endmodule
module IOBUF_LVCMOS25_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_15(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_18(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_25(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_33(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_15(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_18(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDCI_DV2_25(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVDS(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVPECL(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI33_3(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI66_3(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCIX(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_I_DCI(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_II(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_II_DCI(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module KEEPER(O); // synthesis syn_black_box .noprune = 1
inout O;
endmodule
module LD(Q, D, G); // synthesis syn_black_box
output Q;
input D;
input G;
endmodule
module LDC(Q, CLR, D, G); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
endmodule
module LDCE(Q, CLR, D, G, GE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
endmodule
module LDCE_1(Q, CLR, D, G, GE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
endmodule
module LDCP(Q, CLR, D, G, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input PRE;
endmodule
module LDCPE(Q, CLR, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
input PRE;
endmodule
module LDCPE_1(Q, CLR, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input GE;
input PRE;
endmodule
module LDCP_1(Q, CLR, D, G, PRE); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
input PRE;
endmodule
module LDC_1(Q, CLR, D, G); // synthesis syn_black_box
output Q;
input CLR;
input D;
input G;
endmodule
module LDE(Q, D, G, GE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
endmodule
module LDE_1(Q, D, G, GE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
endmodule
module LDP(Q, D, G, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input PRE;
endmodule
module LDPE(Q, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input PRE;
endmodule
module LDPE_1(Q, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input PRE;
endmodule
module LDP_1(Q, D, G, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input PRE;
endmodule
module LD_1(Q, D, G); // synthesis syn_black_box
output Q;
input D;
input G;
endmodule
module LUT1(O, I0); // synthesis xc_map=lut syn_black_box
output O;
input I0;
parameter INIT = 2'b0;
assign O = I0 ? INIT[1] : INIT[0];
endmodule
module LUT1_D(O, LO, I0); 
output O;
output LO;
input I0;
parameter INIT = 2'b0;
LUT1 d(O, I0);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT1_L(LO, I0); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
parameter INIT = 2'b0;
assign LO = I0 ? INIT[1] : INIT[0];
endmodule
module LUT2(O, I0, I1); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
parameter INIT = 4'b0;
assign O = I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]);
endmodule
module LUT2_D(O, LO, I0, I1); 
output O;
output LO;
input I0;
input I1;
parameter INIT = 4'b0;
LUT2 d(O, I0, I1);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT2_L(LO, I0, I1); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
parameter INIT = 4'b0;
assign LO = I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]);
endmodule
module LUT3(O, I0, I1, I2); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
assign O = I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]));
endmodule
module LUT3_D(O, LO, I0, I1, I2); 
output O;
output LO;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
LUT3 d(O, I0, I1, I2);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT3_L(LO, I0, I1, I2); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
assign LO = I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]));
endmodule
module LUT4(O, I0, I1, I2, I3); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
input I2;
input I3;
parameter INIT = 16'b0;
assign O = I3 ?
    (I2 ?
     (I1 ? (I0 ? INIT[15] : INIT[14]) : (I0 ? INIT[13] : INIT[12])) : 
     (I1 ? (I0 ? INIT[11] : INIT[10]) : (I0 ? INIT[9] : INIT[8]))) :
    (I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0])));
endmodule
module LUT4_D(O, LO, I0, I1, I2, I3); 
output O;
output LO;
input I0;
input I1;
input I2;
input I3;
parameter INIT = 16'b0;
LUT4 d(O, I0, I1, I2, I3);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT4_L(LO, I0, I1, I2, I3); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
input I2;
input I3;
parameter INIT = 16'b0;
assign LO = I3 ?
    (I2 ?
     (I1 ? (I0 ? INIT[15] : INIT[14]) : (I0 ? INIT[13] : INIT[12])) : 
     (I1 ? (I0 ? INIT[11] : INIT[10]) : (I0 ? INIT[9] : INIT[8]))) :
    (I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0])));
endmodule
module MULT18X18 (P, A, B); // synthesis syn_black_box
input  [17:0] A;
input  [17:0] B;
output [35:0] P;
endmodule
module MULT18X18S (P, A, B, C, CE, R); // synthesis syn_black_box
    output [35:0] P;
    input  [17:0] A;
    input  [17:0] B;
    input  C, CE, R;
endmodule
module MULT_AND(LO, I0, I1); // synthesis syn_black_box
output LO;
input I0;
input I1;
endmodule
module MUXCY(O, CI, DI, S); // synthesis syn_black_box
output O;
input CI;
input DI;
input S;
endmodule
module MUXCY_D(O, LO, CI, DI, S); // synthesis syn_black_box
output O;
output LO;
input CI;
input DI;
input S;
endmodule
module MUXCY_L(LO, CI, DI, S); // synthesis syn_black_box
output LO;
input CI;
input DI;
input S;
endmodule
module MUXF5(O, I0, I1, S); // synthesis syn_black_box
output O;
input I0;
input I1;
input S;
endmodule
module MUXF5_D(O, LO, I0, I1, S); // synthesis syn_black_box
output O;
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF5_L(LO, I0, I1, S); // synthesis syn_black_box
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF6(O, I0, I1, S); // synthesis syn_black_box
output O;
input I0;
input I1;
input S;
endmodule
module MUXF6_D(O, LO, I0, I1, S); // synthesis syn_black_box
output O;
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF6_L(LO, I0, I1, S); // synthesis syn_black_box
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF7(O, I0, I1, S); // synthesis syn_black_box
output O;
input I0;
input I1;
input S;
endmodule
module MUXF7_D(O, LO, I0, I1, S); // synthesis syn_black_box
output O;
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF7_L(LO, I0, I1, S); // synthesis syn_black_box
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF8(O, I0, I1, S); // synthesis syn_black_box
output O;
input I0;
input I1;
input S;
endmodule
module MUXF8_D(O, LO, I0, I1, S); // synthesis syn_black_box
output O;
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF8_L(LO, I0, I1, S); // synthesis syn_black_box
output LO;
input I0;
input I1;
input S;
endmodule
module OBUF(O, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O;
input I;
endmodule
module OBUFDS(O, OB, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O;
output OB;
input I;
endmodule
module OBUFDS_BLVDS_25(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_LDT_25(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_LVDSEXT_25(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_LVDSEXT_33(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_LVDS_25(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_LVDS_33(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_ULVDS_25(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFDS_LVPECL_33(O, OB, I); // synthesis syn_black_box
output O;
output OB;
input I;
endmodule
module OBUFT(O, I, T); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS(O, OB, I, T); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS_BLVDS_25(O, OB, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS_LDT_25(O, OB, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS_LVDSEXT_25(O, OB, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS_LVDSEXT_33(O, OB, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS_LVDS_25(O, OB, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module OBUFTDS_LVDS_33(O, OB, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
output OB /* synthesis syn_tristate = 1 */;
input I;
input T;
?? 文件大小 9450 K
?? 上傳用戶 WOKAORIPI
?? 所屬分類教程資料
??? 相關標簽

#FPGA-CPLD_DesignTool #10 #源代碼
?? 快捷鍵說明

復制代碼 Ctrl + C
搜索代碼 Ctrl + F
全屏模式 F11
切換主題 Ctrl + Shift + D
顯示快捷鍵 ?
增大字號 Ctrl + =
減小字號 Ctrl + -
亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

?? virtex2p.v

?? 快捷鍵說明
