module sha1_tb;wire [31:0] digestresult;wire sha1int;wire wr_wait;reg en;reg wr;reg reset;reg clk;reg [31:0] datain;reg [3:0] addr;parameter dely=10;//initial//$sdf_annotate("sha1_gate1.sdf",sha1_top_tb); hmac_top hmac_top_tb(clk,en,wr,reset,addr,datain,digestresult,sha1int,wr_wait);always #(dely/2) clk=~clk; initial beginclk=1;en=1;wr=1;reset=0;datain=32'b0;addr=3'b0;#(dely*7/2) reset=1;en=0;#dely en=1;wr=0;addr=0;datain=32'hd;#dely en=0;wr=1;#dely en=1;wr=0;addr=1;datain=32'h31323344;#dely en=0;wr=1;     #dely en=1;wr=0;addr=1;datain=32'h4660f305;#dely en=0;wr=1;     #dely en=1;wr=0;addr=1;datain=32'h9ec27284;#dely en=0;wr=1;     #dely en=1;wr=0;addr=1;datain=32'h957561c3;#dely en=0;wr=1;     #dely en=1;wr=0;addr=1;datain=32'h4091a2a5;#dely en=0;wr=1;#(dely*200);#dely en=1;wr=1;addr=4;#dely en=1;wr=0;addr=2;datain=32'h00000010;#dely en=0;wr=1;#dely en=1;wr=0;addr=3;datain=32'h11aa0000;#dely en=0;wr=1;#(dely*200); #dely en=1;wr=1;addr=4;#dely en=0;wr=0;#dely en=1;wr=1;addr=5;#dely en=0;wr=0;#dely en=1;wr=1;addr=6;#dely en=0;wr=0;#dely en=1;wr=1;addr=7;#dely en=0;wr=0;#dely en=1;wr=1;addr=8;#dely en=0;wr=0;#dely en=1;wr=1;addr=9;#dely en=0;wr=0;#dely en=0;wr=0;#dely en=0;wr=0;$stop;       end endmodule