?? mt48lc4m32b2.v
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//////////////////////////////////////////////////////////////////////////////// File name : mt48lc4m32b2.v//////////////////////////////////////////////////////////////////////////////// Copyright (C) 2006 Free Model Foundry; http://www.freemodelfoundry.com//// This program is free software; you can redistribute it and/or modify// it under the terms of the GNU General Public License version 2 as// published by the Free Software Foundation.//// MODIFICATION HISTORY://// version: | author: | mod date: | changes made:// V1.0 I.Milutinovic 06 Apr 18 Initial release////////////////////////////////////////////////////////////////////////////////// PART DESCRIPTION://// Library: RAM// Technology: LVTTL// Part: MT48LC4M32B2//// Description: 1M x 32 x 4Banks SDRAM////////////////////////////////////////////////////////////////////////////////// Known Bugs://////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// MODULE DECLARATION ////////////////////////////////////////////////////////////////////////////////`timescale 1 ns/100 psmodule mt48lc4m32b2 ( ///use the address A[11:0]; A11 , A10 , A9 , A8 , A7 , A6 , A5 , A4 , A3 , A2 , A1 , A0 , ///use the dq[31:0]; DQ31 , DQ30 , DQ29 , DQ28 , DQ27 , DQ26 , DQ25 , DQ24 , DQ23 , DQ22 , DQ21 , DQ20 , DQ19 , DQ18 , DQ17 , DQ16 , DQ15 , DQ14 , DQ13 , DQ12 , DQ11 , DQ10 , DQ9 , DQ8 , DQ7 , DQ6 , DQ5 , DQ4 , DQ3 , DQ2 , DQ1 , DQ0 ,//use the controll signal; BA0 , BA1 , DQM3 , DQM2 , DQM1 , DQM0 , CLK , CKE , WENeg , RASNeg , CSNeg , CASNeg ); //////////////////////////////////////////////////////////////////////// // Port / Part Pin Declarations //////////////////////////////////////////////////////////////////////// input A11 ; input A10 ; input A9 ; input A8 ; input A7 ; input A6 ; input A5 ; input A4 ; input A3 ; input A2 ; input A1 ; input A0 ; inout DQ31 ; inout DQ30 ; inout DQ29 ; inout DQ28 ; inout DQ27 ; inout DQ26 ; inout DQ25 ; inout DQ24 ; inout DQ23 ; inout DQ22 ; inout DQ21 ; inout DQ20 ; inout DQ19 ; inout DQ18 ; inout DQ17 ; inout DQ16 ; inout DQ15 ; inout DQ14 ; inout DQ13 ; inout DQ12 ; inout DQ11 ; inout DQ10 ; inout DQ9 ; inout DQ8 ; inout DQ7 ; inout DQ6 ; inout DQ5 ; inout DQ4 ; inout DQ3 ; inout DQ2 ; inout DQ1 ; inout DQ0 ; input BA0 ; input BA1 ; input DQM3 ; input DQM2 ; input DQM1 ; input DQM0 ; input CLK ; input CKE ; input WENeg ; input RASNeg ; input CSNeg ; input CASNeg ; // interconnect path delay signals wire A11_ipd ; wire A10_ipd ; wire A9_ipd ; wire A8_ipd ; wire A7_ipd ; wire A6_ipd ; wire A5_ipd ; wire A4_ipd ; wire A3_ipd ; wire A2_ipd ; wire A1_ipd ; wire A0_ipd ; wire [11 : 0] A; assign A = {A11_ipd, A10_ipd, A9_ipd, A8_ipd, A7_ipd, A6_ipd, A5_ipd, A4_ipd, A3_ipd, A2_ipd, A1_ipd, A0_ipd }; wire DQ31_ipd ; wire DQ30_ipd ; wire DQ29_ipd ; wire DQ28_ipd ; wire DQ27_ipd ; wire DQ26_ipd ; wire DQ25_ipd ; wire DQ24_ipd ; wire DQ23_ipd ; wire DQ22_ipd ; wire DQ21_ipd ; wire DQ20_ipd ; wire DQ19_ipd ; wire DQ18_ipd ; wire DQ17_ipd ; wire DQ16_ipd ; wire DQ15_ipd ; wire DQ14_ipd ; wire DQ13_ipd ; wire DQ12_ipd ; wire DQ11_ipd ; wire DQ10_ipd ; wire DQ9_ipd ; wire DQ8_ipd ; wire DQ7_ipd ; wire DQ6_ipd ; wire DQ5_ipd ; wire DQ4_ipd ; wire DQ3_ipd ; wire DQ2_ipd ; wire DQ1_ipd ; wire DQ0_ipd ; wire [31 : 0 ] DQIn; assign DQIn = { DQ31_ipd, DQ30_ipd, DQ29_ipd, DQ28_ipd, DQ27_ipd, DQ26_ipd, DQ25_ipd, DQ24_ipd, DQ23_ipd, DQ22_ipd, DQ21_ipd, DQ20_ipd, DQ19_ipd, DQ18_ipd, DQ17_ipd, DQ16_ipd, DQ15_ipd, DQ14_ipd, DQ13_ipd, DQ12_ipd, DQ11_ipd, DQ10_ipd, DQ9_ipd, DQ8_ipd, DQ7_ipd, DQ6_ipd, DQ5_ipd, DQ4_ipd, DQ3_ipd, DQ2_ipd, DQ1_ipd, DQ0_ipd }; wire [31 : 0] DQOut; assign DQOut = { DQ31, DQ30, DQ29, DQ28, DQ27, DQ26, DQ25, DQ24, DQ23, DQ22, DQ21, DQ20, DQ19, DQ18, DQ17, DQ16, DQ15, DQ14, DQ13, DQ12, DQ11, DQ10, DQ9, DQ8, DQ7, DQ6, DQ5, DQ4, DQ3, DQ2, DQ1, DQ0 }; wire BA0_ipd ; wire BA1_ipd ; wire DQM3_ipd ; wire DQM2_ipd ; wire DQM1_ipd ; wire DQM0_ipd ; wire CLK_ipd ; wire CKE_ipd ; wire WENeg_ipd ; wire RASNeg_ipd ; wire CSNeg_ipd ; wire CASNeg_ipd ; integer bank; integer bank_tmp; // internal delays reg rct_in ; reg rct_out; reg [3:0] rcdt_in ; reg [3:0] rcdt_out; reg pre_in ; reg pre_out ; reg refreshed_in ; reg refreshed_out ; reg rcar_out ; reg rcar_in ; reg wrt_in ; reg wrt_out ; reg [3:0] ras_in = 1'b0; reg [3:0] ras_out = 1'b0; reg [31 : 0] DQ_zd = 32'bz; assign {DQ31_zd, DQ30_zd, DQ29_zd, DQ28_zd, DQ27_zd, DQ26_zd, DQ25_zd, DQ24_zd, DQ23_zd, DQ22_zd, DQ21_zd, DQ20_zd, DQ19_zd, DQ18_zd, DQ17_zd, DQ16_zd, DQ15_zd, DQ14_zd, DQ13_zd, DQ12_zd, DQ11_zd, DQ10_zd, DQ9_zd, DQ8_zd, DQ7_zd, DQ6_zd, DQ5_zd, DQ4_zd, DQ3_zd, DQ2_zd, DQ1_zd, DQ0_zd } = DQ_zd; parameter UserPreload = 1'b1; parameter mem_file_name = "none"; //"mt48lc4m32b2.mem"; parameter TimingModel = "DefaultTimingModel"; parameter PartID = "mt48lc4m32b2";
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