?? ram44.fit.rpt
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Fitter report for ram44
Mon Jul 26 17:01:25 2004
Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Floorplan View
7. Input Pins
8. Output Pins
9. All Package Pins
10. Control Signals
11. Non-Global High Fan-Out Signals
12. LAB
13. Local Routing Interconnect
14. LAB External Interconnect
15. Row Interconnect
16. LAB Column Interconnect
17. LAB Column Interconnect
18. Fitter Resource Usage Summary
19. Fitter Resource Utilization by Entity
20. Delay Chain Summary
21. Pin-Out File
22. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
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partner, remains with Altera, the megafunction partner, or their respective
licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Fitter Summary ;
+-----------------------+---------------------------------------+
; Fitter Status ; Successful - Mon Jul 26 17:01:25 2004 ;
; Revision Name ; ram44 ;
; Top-level Entity Name ; ram44 ;
; Family ; ACEX1K ;
; Device ; EP1K30TC144-3 ;
; Total logic elements ; 40 / 1,728 ( 2 % ) ;
; Total pins ; 26 / 102 ( 25 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total PLLs ; 0 ;
+-----------------------+---------------------------------------+
+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
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; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EP1K30TC144-3 ; ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Auto Global Memory Control Signals ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Slow Slew Rate ; Off ; Off ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; FIT_ONLY_ONE_ATTEMPT ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Optimize Timing ; Normal Compilation ; Normal Compilation ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+--------------------------------------------------------------------------
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Auto-restart configuration after error ; On ;
; Release clears before tri-states ; Off ;
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
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; Fitter Equations ;
+-------------------+
The equations can be found in D:/workspace/dsp-d/ram/ram44.fit.eqn.
+-----------------+
; Floorplan View ;
+-----------------+
Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
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; Input Pins ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+---------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; add[1] ; 31 ; F ; -- ; 8 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; clk ; 101 ; A ; -- ; 20 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; add[0] ; 33 ; F ; -- ; 12 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rd ; 99 ; B ; -- ; 5 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rst ; 97 ; C ; -- ; 17 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; wr ; 100 ; A ; -- ; 5 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; data[0] ; 41 ; -- ; 31 ; 4 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; data[1] ; 38 ; -- ; 34 ; 4 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; data[2] ; 39 ; -- ; 33 ; 4 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; data[3] ; 36 ; -- ; 36 ; 4 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+---------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; I/O Standard ;
+------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
; a ; 144 ; -- ; 36 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; b ; 143 ; -- ; 35 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; c ; 142 ; -- ; 34 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; d ; 141 ; -- ; 33 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; e ; 140 ; -- ; 32 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; f ; 138 ; -- ; 31 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; g ; 137 ; -- ; 30 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; h ; 136 ; -- ; 30 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm1 ; 135 ; -- ; 29 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm2 ; 133 ; -- ; 28 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm3 ; 132 ; -- ; 26 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm4 ; 131 ; -- ; 23 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm5 ; 130 ; -- ; 22 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm6 ; 128 ; -- ; 19 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm7 ; 122 ; -- ; 18 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm8 ; 121 ; -- ; 17 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
+-----------------------------------+
; All Package Pins ;
+------------------------------------
; Pin # ; Usage ; I/O Standard ;
+-------+------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_IO ; ;
; 6 ; GND_INT ; ;
; 7 ; GND* ; ;
; 8 ; GND* ; ;
; 9 ; GND* ; ;
; 10 ; GND* ; ;
; 11 ; GND* ; ;
; 12 ; GND* ; ;
; 13 ; GND* ; ;
; 14 ; GND* ; ;
; 15 ; GND_INT ; ;
; 16 ; VCC_INT ; ;
; 17 ; GND* ; ;
; 18 ; GND* ; ;
; 19 ; GND* ; ;
; 20 ; GND* ; ;
; 21 ; GND* ; ;
; 22 ; GND* ; ;
; 23 ; GND* ; ;
; 24 ; VCC_IO ; ;
; 25 ; GND_INT ; ;
; 26 ; GND* ; ;
; 27 ; GND* ; ;
; 28 ; GND* ; ;
; 29 ; GND* ; ;
; 30 ; GND* ; ;
; 31 ; add[1] ; LVTTL/LVCMOS ;
; 32 ; GND* ; ;
; 33 ; add[0] ; LVTTL/LVCMOS ;
; 34 ; #TMS ; ;
; 35 ; ^nSTATUS ; ;
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