</td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">3..2</td><td align="CENTER"><a name="SDRC_NR"></a><b>SDRC_NR</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NR">AT91C_SDRC_NR</a></font></td><td><b>Number of Row Bits</b><br>0: 11.<br>1: 12.<br>3: 13.<br>3: Reserved.<font size="-1"><table bgcolor="#E3F2FF" border=1 cellpadding=0 cellspacing=0 width="100%"><null><th><b>Value</b></th><th><b>Label</b></th><th><b>Description</b></th><tr><td align="CENTER">0</td><td align="CENTER"><a name="SDRC_NR_11"></a><b>SDRC_NR_11</b><font size="-1"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NR_11">AT91C_SDRC_NR_11</a></font></td><td><br>11 Bits</td></tr>
<tr><td align="CENTER">1</td><td align="CENTER"><a name="SDRC_NR_12"></a><b>SDRC_NR_12</b><font size="-1"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NR_12">AT91C_SDRC_NR_12</a></font></td><td><br>12 Bits</td></tr>
<tr><td align="CENTER">2</td><td align="CENTER"><a name="SDRC_NR_13"></a><b>SDRC_NR_13</b><font size="-1"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NR_13">AT91C_SDRC_NR_13</a></font></td><td><br>13 Bits</td></tr>
</null></table></font>
</td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">4</td><td align="CENTER"><a name="SDRC_NB"></a><b>SDRC_NB</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NB">AT91C_SDRC_NB</a></font></td><td><b>Number of Banks</b><br>0: 2.<br>1: 4.<font size="-1"><table bgcolor="#E3F2FF" border=1 cellpadding=0 cellspacing=0 width="100%"><null><th><b>Value</b></th><th><b>Label</b></th><th><b>Description</b></th><tr><td align="CENTER">0</td><td align="CENTER"><a name="SDRC_NB_2_BANKS"></a><b>SDRC_NB_2_BANKS</b><font size="-1"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NB_2_BANKS">AT91C_SDRC_NB_2_BANKS</a></font></td><td><br>2 banks</td></tr>
<tr><td align="CENTER">1</td><td align="CENTER"><a name="SDRC_NB_4_BANKS"></a><b>SDRC_NB_4_BANKS</b><font size="-1"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_NB_4_BANKS">AT91C_SDRC_NB_4_BANKS</a></font></td><td><br>4 banks</td></tr>
</null></table></font>
</td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">6..5</td><td align="CENTER"><a name="SDRC_CAS"></a><b>SDRC_CAS</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_CAS">AT91C_SDRC_CAS</a></font></td><td><b>CAS Latency</b><br>0: Reserved.<br>1: Reserved.<br>2: 2.<br>3: Reserved.<font size="-1"><table bgcolor="#E3F2FF" border=1 cellpadding=0 cellspacing=0 width="100%"><null><th><b>Value</b></th><th><b>Label</b></th><th><b>Description</b></th><tr><td align="CENTER">2</td><td align="CENTER"><a name="SDRC_CAS_2"></a><b>SDRC_CAS_2</b><font size="-1"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_CAS_2">AT91C_SDRC_CAS_2</a></font></td><td><br>2 cycles</td></tr>
</null></table></font>
</td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">10..7</td><td align="CENTER"><a name="SDRC_TWR"></a><b>SDRC_TWR</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_TWR">AT91C_SDRC_TWR</a></font></td><td><b>Number of Write Recovery Time Cycles</b></td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">14..11</td><td align="CENTER"><a name="SDRC_TRC"></a><b>SDRC_TRC</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_TRC">AT91C_SDRC_TRC</a></font></td><td><b>Number of RAS Cycle Time Cycles</b></td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">18..15</td><td align="CENTER"><a name="SDRC_TRP"></a><b>SDRC_TRP</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_TRP">AT91C_SDRC_TRP</a></font></td><td><b>Number of RAS Precharge Time Cycles</b></td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">22..19</td><td align="CENTER"><a name="SDRC_TRCD"></a><b>SDRC_TRCD</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_TRCD">AT91C_SDRC_TRCD</a></font></td><td><b>Number of RAS to CAS Delay Cycles</b></td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">26..23</td><td align="CENTER"><a name="SDRC_TRAS"></a><b>SDRC_TRAS</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_TRAS">AT91C_SDRC_TRAS</a></font></td><td><b>Number of RAS Active Time Cycles</b></td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">30..27</td><td align="CENTER"><a name="SDRC_TXSR"></a><b>SDRC_TXSR</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_TXSR">AT91C_SDRC_TXSR</a></font></td><td><b>Number of Command Recovery Time Cycles</b></td></tr>
</null></table>
<a name="SDRC_SRR"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> SDRC_SRR  <i>SDRAM Controller Self Refresh Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_SRR">AT91C_SDRC_SRR</a></i> 0xFFFFFFBC</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">0</td><td align="CENTER"><a name="SDRC_SRCB"></a><b>SDRC_SRCB</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_SRCB">AT91C_SDRC_SRCB</a></font></td><td><b>Self-refresh Command Bit</b></td></tr>
</null></table>
<a name="SDRC_LPR"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> SDRC_LPR  <i>SDRAM Controller Low Power Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_LPR">AT91C_SDRC_LPR</a></i> 0xFFFFFFC0</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">0</td><td align="CENTER"><a name="SDRC_LPCB"></a><b>SDRC_LPCB</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_LPCB">AT91C_SDRC_LPCB</a></font></td><td><b>Low-power Command Bit</b></td></tr>
</null></table>
<a name="SDRC_IER"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> SDRC_IER  <i>SDRAM Controller Interrupt Enable Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_IER">AT91C_SDRC_IER</a></i> 0xFFFFFFC4</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">0</td><td align="CENTER"><a name="SDRC_RES"></a><b>SDRC_RES</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_RES">AT91C_SDRC_RES</a></font></td><td><b>Refresh Error Status</b></td></tr>
</null></table>
<a name="SDRC_IDR"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> SDRC_IDR  <i>SDRAM Controller Interrupt Disable Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_IDR">AT91C_SDRC_IDR</a></i> 0xFFFFFFC8</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">0</td><td align="CENTER"><a name="SDRC_RES"></a><b>SDRC_RES</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_RES">AT91C_SDRC_RES</a></font></td><td><b>Refresh Error Status</b></td></tr>
</null></table>
<a name="SDRC_IMR"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> SDRC_IMR  <i>SDRAM Controller Interrupt Mask Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_IMR">AT91C_SDRC_IMR</a></i> 0xFFFFFFCC</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">0</td><td align="CENTER"><a name="SDRC_RES"></a><b>SDRC_RES</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_RES">AT91C_SDRC_RES</a></font></td><td><b>Refresh Error Status</b></td></tr>
</null></table>
<a name="SDRC_ISR"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> SDRC_ISR  <i>SDRAM Controller Interrupt Mask Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_ISR">AT91C_SDRC_ISR</a></i> 0xFFFFFFD0</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">0</td><td align="CENTER"><a name="SDRC_RES"></a><b>SDRC_RES</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_RES">AT91C_SDRC_RES</a></font></td><td><b>Refresh Error Status</b></td></tr>
</null></table>
<a name="IPB_VER"></a><h4><a href="#SDRC">SDRC</a>: <i><a href="AT91SAM7SE512_h.html#AT91_REG">AT91_REG</a></i> IPB_VER  <i>SDRAM Controller Version Register</i></h4><ul><null><font size="-2"><li><b>SDRC</b> <i><a href="AT91SAM7SE512_h.html#AT91C_SDRC_VER">AT91C_SDRC_VER</a></i> 0xFFFFFFD4</font></null></ul><table border=1 cellpadding=0 cellspacing=0 width="100%"><null><th bgcolor="#FFFFCC"><b>Offset</b></th><th bgcolor="#FFFFCC"><b>Name</b></th><th bgcolor="#FFFFCC"><b>Description</b></th><tr><td align="CENTER" bgcolor="#FFFFCC">11..0</td><td align="CENTER"><a name="SDRC_VERSION"></a><b>SDRC_VERSION</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_VERSION">AT91C_SDRC_VERSION</a></font></td><td><b>IP version of the macrocell</b></td></tr>
<tr><td align="CENTER" bgcolor="#FFFFCC">3..1</td><td align="CENTER"><a name="SDRC_MFN"></a><b>SDRC_MFN</b><font size="-2"><br><a href="AT91SAM7SE512_h.html#AT91C_SDRC_MFN">AT91C_SDRC_MFN</a></font></td><td><b></b></td></tr>
</null></table>
</null><hr></html>