?? reg8.v
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module reg8(q, data, clk, rst); // eight bit register
output [7:0] q;
input [7:0] data;
input clk, rst;
reg [7:0] q;
always @(posedge clk or posedge rst)
begin
if (rst)
q = 0;
else
q = data;
end
endmodule
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