?? test1.v
字號:
module test_DFF;
reg clk;
reg A;
wire B;
DFF2 test(clk,A,B);
initial
clk=0'b0;
initial
$monitor($time,"A=%b,clk=%b",A,clk);
always
#5 clk=~clk;
initial
begin
#0 A=1'b0;
#5 A=1'b0;
#5 A=1'b1;
#5 A=1'b0;
#5 A=1'b0;
#5 A=1'b1;
end
initial
#100 $stop;
endmodule
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