?? _primary.vhd
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library verilog;use verilog.vl_types.all;entity multiply is port( src1 : in vl_logic_vector(7 downto 0); src2 : in vl_logic_vector(7 downto 0); des1 : out vl_logic_vector(7 downto 0); des2 : out vl_logic_vector(7 downto 0); desOv : out vl_logic );end multiply;
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