?? uart.tan.rpt
字號:
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK' ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 199.52 MHz ( period = 5.012 ns ) ; TRANSMIT:U1|TEMP[1] ; TRANSMIT:U1|TXD ; CLK ; CLK ; None ; None ; 4.751 ns ;
; N/A ; 203.54 MHz ( period = 4.913 ns ) ; TRANSMIT:U1|TEMP[1] ; TRANSMIT:U1|LEN[2] ; CLK ; CLK ; None ; None ; 4.652 ns ;
; N/A ; 203.54 MHz ( period = 4.913 ns ) ; TRANSMIT:U1|TEMP[1] ; TRANSMIT:U1|LEN[1] ; CLK ; CLK ; None ; None ; 4.652 ns ;
; N/A ; 203.54 MHz ( period = 4.913 ns ) ; TRANSMIT:U1|TEMP[1] ; TRANSMIT:U1|LEN[0] ; CLK ; CLK ; None ; None ; 4.652 ns ;
; N/A ; 203.54 MHz ( period = 4.913 ns ) ; TRANSMIT:U1|TEMP[1] ; TRANSMIT:U1|LEN[3] ; CLK ; CLK ; None ; None ; 4.652 ns ;
; N/A ; 206.57 MHz ( period = 4.841 ns ) ; TRANSMIT:U1|TEMP[3] ; TRANSMIT:U1|TXD ; CLK ; CLK ; None ; None ; 4.580 ns ;
; N/A ; 207.90 MHz ( period = 4.810 ns ) ; fenpin:U3|COUNTER3[7] ; fenpin:U3|CLK_REG3 ; CLK ; CLK ; None ; None ; 4.549 ns ;
; N/A ; 208.03 MHz ( period = 4.807 ns ) ; fenpin:U3|COUNTER3[7] ; fenpin:U3|COUNTER3[3] ; CLK ; CLK ; None ; None ; 4.575 ns ;
; N/A ; 208.16 MHz ( period = 4.804 ns ) ; fenpin:U3|COUNTER3[7] ; fenpin:U3|COUNTER3[1] ; CLK ; CLK ; None ; None ; 4.572 ns ;
; N/A ; 210.88 MHz ( period = 4.742 ns ) ; TRANSMIT:U1|TEMP[3] ; TRANSMIT:U1|LEN[2] ; CLK ; CLK ; None ; None ; 4.481 ns ;
; N/A ; 210.88 MHz ( period = 4.742 ns ) ; TRANSMIT:U1|TEMP[3] ; TRANSMIT:U1|LEN[1] ; CLK ; CLK ; None ; None ; 4.481 ns ;
; N/A ; 210.88 MHz ( period = 4.742 ns ) ; TRANSMIT:U1|TEMP[3] ; TRANSMIT:U1|LEN[0] ; CLK ; CLK ; None ; None ; 4.481 ns ;
; N/A ; 210.88 MHz ( period = 4.742 ns ) ; TRANSMIT:U1|TEMP[3] ; TRANSMIT:U1|LEN[3] ; CLK ; CLK ; None ; None ; 4.481 ns ;
; N/A ; 211.46 MHz ( period = 4.729 ns ) ; TRANSMIT:U1|TEMP[2] ; TRANSMIT:U1|TXD ; CLK ; CLK ; None ; None ; 4.468 ns ;
; N/A ; 212.40 MHz ( period = 4.708 ns ) ; TRANSMIT:U1|LEN[2] ; TRANSMIT:U1|LEN[2] ; CLK ; CLK ; None ; None ; 4.447 ns ;
; N/A ; 212.40 MHz ( period = 4.708 ns ) ; TRANSMIT:U1|LEN[2] ; TRANSMIT:U1|LEN[1] ; CLK ; CLK ; None ; None ; 4.447 ns ;
; N/A ; 212.40 MHz ( period = 4.708 ns ) ; TRANSMIT:U1|LEN[2] ; TRANSMIT:U1|LEN[0] ; CLK ; CLK ; None ; None ; 4.447 ns ;
; N/A ; 212.40 MHz ( period = 4.708 ns ) ; TRANSMIT:U1|LEN[2] ; TRANSMIT:U1|LEN[3] ; CLK ; CLK ; None ; None ; 4.447 ns ;
; N/A ; 215.98 MHz ( period = 4.630 ns ) ; TRANSMIT:U1|TEMP[2] ; TRANSMIT:U1|LEN[2] ; CLK ; CLK ; None ; None ; 4.369 ns ;
; N/A ; 215.98 MHz ( period = 4.630 ns ) ; TRANSMIT:U1|TEMP[2] ; TRANSMIT:U1|LEN[1] ; CLK ; CLK ; None ; None ; 4.369 ns ;
; N/A ; 215.98 MHz ( period = 4.630 ns ) ; TRANSMIT:U1|TEMP[2] ; TRANSMIT:U1|LEN[0] ; CLK ; CLK ; None ; None ; 4.369 ns ;
; N/A ; 215.98 MHz ( period = 4.630 ns ) ; TRANSMIT:U1|TEMP[2] ; TRANSMIT:U1|LEN[3] ; CLK ; CLK ; None ; None ; 4.369 ns ;
; N/A ; 218.96 MHz ( period = 4.567 ns ) ; TRANSMIT:U1|LEN[3] ; TRANSMIT:U1|LEN[2] ; CLK ; CLK ; None ; None ; 4.306 ns ;
; N/A ; 218.96 MHz ( period = 4.567 ns ) ; TRANSMIT:U1|LEN[3] ; TRANSMIT:U1|LEN[1] ; CLK ; CLK ; None ; None ; 4.306 ns ;
; N/A ; 218.96 MHz ( period = 4.567 ns ) ; TRANSMIT:U1|LEN[3] ; TRANSMIT:U1|LEN[0] ; CLK ; CLK ; None ; None ; 4.306 ns ;
; N/A ; 218.96 MHz ( period = 4.567 ns ) ; TRANSMIT:U1|LEN[3] ; TRANSMIT:U1|LEN[3] ; CLK ; CLK ; None ; None ; 4.306 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; TRANSMIT:U1|TEMP[0] ; TRANSMIT:U1|TXD ; CLK ; CLK ; None ; None ; 4.292 ns ;
; N/A ; 221.43 MHz ( period = 4.516 ns ) ; TRANSMIT:U1|LEN[2] ; TRANSMIT:U1|TXD ; CLK ; CLK ; None ; None ; 4.255 ns ;
; N/A ; 222.07 MHz ( period = 4.503 ns ) ; TRANSMIT:U1|PRESENT_STATE.x_0 ; TRANSMIT:U1|TEMP[1] ; CLK ; CLK ; None ; None ; 4.242 ns ;
; N/A ; 222.07 MHz ( period = 4.503 ns ) ; TRANSMIT:U1|PRESENT_STATE.x_0 ; TRANSMIT:U1|TEMP[3] ; CLK ; CLK ; None ; None ; 4.242 ns ;
; N/A ; 222.07 MHz ( period = 4.503 ns ) ; TRANSMIT:U1|PRESENT_STATE.x_0 ; TRANSMIT:U1|TEMP[2] ; CLK ; CLK ; None ; None ; 4.242 ns ;
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