?? shiftreg_4.v
字號:
module shiftreg ( Di,clk,Q3,Q2,Q1,Q0);
input Di,clk;
output Q3,Q2,Q1,Q0;
dff d3 (.D(Di),.CLK(clk),.Q(Q3));
dff d2 (.D(Q3),.CLK(clk),.Q(Q2));
dff d1 (.D(Q2),.CLK(clk),.Q(Q1));
dff d0 (.D(Q1),.CLK(clk),.Q(Q0));
endmodule
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