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GPIO                                  #// # $1001_5000 to $1001_5FFF              #// ##########################################define GPIOA_BASE_ADDR          0x10015000#define GPIOA_DDIR               (GPIOA_BASE_ADDR+0x00)     // 32bit gpio pta data direction reg#define GPIOA_OCR1               (GPIOA_BASE_ADDR+0x04)     // 32bit gpio pta output config 1 reg#define GPIOA_OCR2               (GPIOA_BASE_ADDR+0x08)     // 32bit gpio pta output config 2 reg#define GPIOA_ICONFA1            (GPIOA_BASE_ADDR+0x0C)     // 32bit gpio pta input config A1 reg#define GPIOA_ICONFA2            (GPIOA_BASE_ADDR+0x10)     // 32bit gpio pta input config A2 reg#define GPIOA_ICONFB1            (GPIOA_BASE_ADDR+0x14)     // 32bit gpio pta input config B1 reg#define GPIOA_ICONFB2            (GPIOA_BASE_ADDR+0x18)     // 32bit gpio pta input config B2 reg#define GPIOA_DR                 (GPIOA_BASE_ADDR+0x1C)     // 32bit gpio pta data reg#define GPIOA_GIUS               (GPIOA_BASE_ADDR+0x20)     // 32bit gpio pta in use reg#define GPIOA_SSR                (GPIOA_BASE_ADDR+0x24)     // 32bit gpio pta sample status reg#define GPIOA_ICR1               (GPIOA_BASE_ADDR+0x28)     // 32bit gpio pta interrupt ctrl 1 reg#define GPIOA_ICR2               (GPIOA_BASE_ADDR+0x2C)     // 32bit gpio pta interrupt ctrl 2 reg#define GPIOA_IMR                (GPIOA_BASE_ADDR+0x30)     // 32bit gpio pta interrupt mask reg#define GPIOA_ISR                (GPIOA_BASE_ADDR+0x34)     // 32bit gpio pta interrupt status reg#define GPIOA_GPR                (GPIOA_BASE_ADDR+0x38)     // 32bit gpio pta general purpose reg#define GPIOA_SWR                (GPIOA_BASE_ADDR+0x3C)     // 32bit gpio pta software reset reg#define GPIOA_PUEN               (GPIOA_BASE_ADDR+0x40)     // 32bit gpio pta pull up enable reg#define GPIOB_BASE_ADDR          0x10015100#define GPIOB_DDIR               (GPIOB_BASE_ADDR+0x00)     // 32bit gpio ptb data direction reg#define GPIOB_OCR1               (GPIOB_BASE_ADDR+0x04)     // 32bit gpio ptb output config 1 reg#define GPIOB_OCR2               (GPIOB_BASE_ADDR+0x08)     // 32bit gpio ptb output config 2 reg#define GPIOB_ICONFA1            (GPIOB_BASE_ADDR+0x0C)     // 32bit gpio ptb input config A1 reg#define GPIOB_ICONFA2            (GPIOB_BASE_ADDR+0x10)     // 32bit gpio ptb input config A2 reg#define GPIOB_ICONFB1            (GPIOB_BASE_ADDR+0x14)     // 32bit gpio ptb input config B1 reg#define GPIOB_ICONFB2            (GPIOB_BASE_ADDR+0x18)     // 32bit gpio ptb input config B2 reg#define GPIOB_DR                 (GPIOB_BASE_ADDR+0x1C)     // 32bit gpio ptb data reg#define GPIOB_GIUS               (GPIOB_BASE_ADDR+0x20)     // 32bit gpio ptb in use reg#define GPIOB_SSR                (GPIOB_BASE_ADDR+0x24)     // 32bit gpio ptb sample status reg#define GPIOB_ICR1               (GPIOB_BASE_ADDR+0x28)     // 32bit gpio ptb interrupt ctrl 1 reg#define GPIOB_ICR2               (GPIOB_BASE_ADDR+0x2C)     // 32bit gpio ptb interrupt ctrl 2 reg#define GPIOB_IMR                (GPIOB_BASE_ADDR+0x30)     // 32bit gpio ptb interrupt mask reg#define GPIOB_ISR                (GPIOB_BASE_ADDR+0x34)     // 32bit gpio ptb interrupt status reg#define GPIOB_GPR                (GPIOB_BASE_ADDR+0x38)     // 32bit gpio ptb general purpose reg#define GPIOB_SWR                (GPIOB_BASE_ADDR+0x3C)     // 32bit gpio ptb software reset reg#define GPIOB_PUEN               (GPIOB_BASE_ADDR+0x40)     // 32bit gpio ptb pull up enable reg#define GPIOC_BASE_ADDR          0x10015200#define GPIOC_DDIR               (GPIOC_BASE_ADDR+0x00)     // 32bit gpio ptc data direction reg#define GPIOC_OCR1               (GPIOC_BASE_ADDR+0x04)     // 32bit gpio ptc output config 1 reg#define GPIOC_OCR2               (GPIOC_BASE_ADDR+0x08)     // 32bit gpio ptc output config 2 reg#define GPIOC_ICONFA1            (GPIOC_BASE_ADDR+0x0C)     // 32bit gpio ptc input config A1 reg#define GPIOC_ICONFA2            (GPIOC_BASE_ADDR+0x10)     // 32bit gpio ptc input config A2 reg#define GPIOC_ICONFB1            (GPIOC_BASE_ADDR+0x14)     // 32bit gpio ptc input config B1 reg

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