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CAN_EOT EQU (CAN_ACCEPT_BASE_ADDR + 0x14)
CAN_LUT_ERR_ADR EQU (CAN_ACCEPT_BASE_ADDR + 0x18)
CAN_LUT_ERR EQU (CAN_ACCEPT_BASE_ADDR + 0x1C)
CAN_CENTRAL_BASE_ADDR EQU 0xE0040000
CAN_TX_SR EQU (CAN_CENTRAL_BASE_ADDR + 0x00)
CAN_RX_SR EQU (CAN_CENTRAL_BASE_ADDR + 0x04)
CAN_MSR EQU (CAN_CENTRAL_BASE_ADDR + 0x08)
CAN1_BASE_ADDR EQU 0xE0044000
CAN1MOD EQU (CAN1_BASE_ADDR + 0x00)
CAN1CMR EQU (CAN1_BASE_ADDR + 0x04)
CAN1GSR EQU (CAN1_BASE_ADDR + 0x08)
CAN1ICR EQU (CAN1_BASE_ADDR + 0x0C)
CAN1IER EQU (CAN1_BASE_ADDR + 0x10)
CAN1BTR EQU (CAN1_BASE_ADDR + 0x14)
CAN1EWL EQU (CAN1_BASE_ADDR + 0x18)
CAN1SR EQU (CAN1_BASE_ADDR + 0x1C)
CAN1RFS EQU (CAN1_BASE_ADDR + 0x20)
CAN1RID EQU (CAN1_BASE_ADDR + 0x24)
CAN1RDA EQU (CAN1_BASE_ADDR + 0x28)
CAN1RDB EQU (CAN1_BASE_ADDR + 0x2C)
CAN1TFI1 EQU (CAN1_BASE_ADDR + 0x30)
CAN1TID1 EQU (CAN1_BASE_ADDR + 0x34)
CAN1TDA1 EQU (CAN1_BASE_ADDR + 0x38)
CAN1TDB1 EQU (CAN1_BASE_ADDR + 0x3C)
CAN1TFI2 EQU (CAN1_BASE_ADDR + 0x40)
CAN1TID2 EQU (CAN1_BASE_ADDR + 0x44)
CAN1TDA2 EQU (CAN1_BASE_ADDR + 0x48)
CAN1TDB2 EQU (CAN1_BASE_ADDR + 0x4C)
CAN1TFI3 EQU (CAN1_BASE_ADDR + 0x50)
CAN1TID3 EQU (CAN1_BASE_ADDR + 0x54)
CAN1TDA3 EQU (CAN1_BASE_ADDR + 0x58)
CAN1TDB3 EQU (CAN1_BASE_ADDR + 0x5C)
CAN2_BASE_ADDR EQU 0xE0048000
CAN2MOD EQU (CAN2_BASE_ADDR + 0x00)
CAN2CMR EQU (CAN2_BASE_ADDR + 0x04)
CAN2GSR EQU (CAN2_BASE_ADDR + 0x08)
CAN2ICR EQU (CAN2_BASE_ADDR + 0x0C)
CAN2IER EQU (CAN2_BASE_ADDR + 0x10)
CAN2BTR EQU (CAN2_BASE_ADDR + 0x14)
CAN2EWL EQU (CAN2_BASE_ADDR + 0x18)
CAN2SR EQU (CAN2_BASE_ADDR + 0x1C)
CAN2RFS EQU (CAN2_BASE_ADDR + 0x20)
CAN2RID EQU (CAN2_BASE_ADDR + 0x24)
CAN2RDA EQU (CAN2_BASE_ADDR + 0x28)
CAN2RDB EQU (CAN2_BASE_ADDR + 0x2C)
CAN2TFI1 EQU (CAN2_BASE_ADDR + 0x30)
CAN2TID1 EQU (CAN2_BASE_ADDR + 0x34)
CAN2TDA1 EQU (CAN2_BASE_ADDR + 0x38)
CAN2TDB1 EQU (CAN2_BASE_ADDR + 0x3C)
CAN2TFI2 EQU (CAN2_BASE_ADDR + 0x40)
CAN2TID2 EQU (CAN2_BASE_ADDR + 0x44)
CAN2TDA2 EQU (CAN2_BASE_ADDR + 0x48)
CAN2TDB2 EQU (CAN2_BASE_ADDR + 0x4C)
CAN2TFI3 EQU (CAN2_BASE_ADDR + 0x50)
CAN2TID3 EQU (CAN2_BASE_ADDR + 0x54)
CAN2TDA3 EQU (CAN2_BASE_ADDR + 0x58)
CAN2TDB3 EQU (CAN2_BASE_ADDR + 0x5C)
;/* MultiMedia Card Interface(MCI) Controller */
MCI_BASE_ADDR EQU 0xE008C000
MCIPower EQU (MCI_BASE_ADDR + 0x00)
MCIClock EQU (MCI_BASE_ADDR + 0x04)
MCIArgument EQU (MCI_BASE_ADDR + 0x08)
MCICommand EQU (MCI_BASE_ADDR + 0x0C)
MCIRespCmd EQU (MCI_BASE_ADDR + 0x10)
MCIResponse0 EQU (MCI_BASE_ADDR + 0x14)
MCIResponse1 EQU (MCI_BASE_ADDR + 0x18)
MCIResponse2 EQU (MCI_BASE_ADDR + 0x1C)
MCIResponse3 EQU (MCI_BASE_ADDR + 0x20)
MCIDataTimer EQU (MCI_BASE_ADDR + 0x24)
MCIDataLength EQU (MCI_BASE_ADDR + 0x28)
MCIDataCtrl EQU (MCI_BASE_ADDR + 0x2C)
MCIDataCnt EQU (MCI_BASE_ADDR + 0x30)
MCIStatus EQU (MCI_BASE_ADDR + 0x34)
MCIClear EQU (MCI_BASE_ADDR + 0x38)
MCIMask0 EQU (MCI_BASE_ADDR + 0x3C)
MCIMask1 EQU (MCI_BASE_ADDR + 0x40)
MCIFifoCnt EQU (MCI_BASE_ADDR + 0x48)
MCIFIFO EQU (MCI_BASE_ADDR + 0x80)
;/* I2S Interface ControllerEQU (I2S) */
I2S_BASE_ADDR EQU 0xE0088000
I2SDAO EQU (I2S_BASE_ADDR + 0x00)
I2SDAI EQU (I2S_BASE_ADDR + 0x04)
I2STXFIFO EQU (I2S_BASE_ADDR + 0x08)
I2SRXFIFO EQU (I2S_BASE_ADDR + 0x0C)
I2SSTATE EQU (I2S_BASE_ADDR + 0x10)
I2SDMA1 EQU (I2S_BASE_ADDR + 0x14)
I2SDMA2 EQU (I2S_BASE_ADDR + 0x18)
I2SIRQ EQU (I2S_BASE_ADDR + 0x1C)
I2STXRATE EQU (I2S_BASE_ADDR + 0x20)
I2SRXRATE EQU (I2S_BASE_ADDR + 0x24)
;/* General-purpose DMA Controller */
DMA_BASE_ADDR EQU 0xFFE04000
DMACIntStatus EQU (DMA_BASE_ADDR + 0x000)
DMACIntTCStatus EQU (DMA_BASE_ADDR + 0x004)
DMACIntTCClear EQU (DMA_BASE_ADDR + 0x008)
DMACIntErrorStatus EQU (DMA_BASE_ADDR + 0x00C)
DMACIntErrClr EQU (DMA_BASE_ADDR + 0x010)
DMACRawIntTCStatus EQU (DMA_BASE_ADDR + 0x014)
DMACRawIntErrorStatus EQU (DMA_BASE_ADDR + 0x018)
DMACEnbldChns EQU (DMA_BASE_ADDR + 0x01C)
DMACSoftBReq EQU (DMA_BASE_ADDR + 0x020)
DMACSoftSReq EQU (DMA_BASE_ADDR + 0x024)
DMACSoftLBReq EQU (DMA_BASE_ADDR + 0x028)
DMACSoftLSReq EQU (DMA_BASE_ADDR + 0x02C)
DMACConfiguration EQU (DMA_BASE_ADDR + 0x030)
DMACSync EQU (DMA_BASE_ADDR + 0x034)
;/* DMA channel 0 registers */
DMACC0SrcAddr EQU (DMA_BASE_ADDR + 0x100)
DMACC0DestAddr EQU (DMA_BASE_ADDR + 0x104)
DMACC0LLI EQU (DMA_BASE_ADDR + 0x108)
DMACC0Control EQU (DMA_BASE_ADDR + 0x10C)
DMACC0Configuration EQU (DMA_BASE_ADDR + 0x110)
;/* DMA channel 1 registers */
DMACC1SrcAddr EQU (DMA_BASE_ADDR + 0x120)
DMACC1DestAddr EQU (DMA_BASE_ADDR + 0x124)
DMACC1LLI EQU (DMA_BASE_ADDR + 0x128)
DMACC1Control EQU (DMA_BASE_ADDR + 0x12C)
DMACC1Configuration EQU (DMA_BASE_ADDR + 0x130)
;/* USB Controller */
USB_INT_BASE_ADDR EQU 0xE01FC1C0
USB_BASE_ADDR EQU 0xFFE0C200 ;/* USB Base Address */
USBIntSt EQU (USB_INT_BASE_ADDR + 0x00)
;/* USB Device Interrupt Registers */
USBDevIntSt EQU (USB_BASE_ADDR + 0x00)
USBDevIntEn EQU (USB_BASE_ADDR + 0x04)
USBDevIntClr EQU (USB_BASE_ADDR + 0x08)
USBDevIntSet EQU (USB_BASE_ADDR + 0x0C)
USBDevIntPri EQU (USB_BASE_ADDR + 0x2C)
;/* USB Device Endpoint Interrupt Registers */
USBEpIntSt EQU (USB_BASE_ADDR + 0x30)
USBEpIntEn EQU (USB_BASE_ADDR + 0x34)
USBEpIntClr EQU (USB_BASE_ADDR + 0x38)
USBEpIntSet EQU (USB_BASE_ADDR + 0x3C)
USBEpIntPri EQU (USB_BASE_ADDR + 0x40)
;/* USB Device Endpoint Realization Registers */
USBReEp EQU (USB_BASE_ADDR + 0x44)
USBEpInd EQU (USB_BASE_ADDR + 0x48)
USBMaxPSize EQU (USB_BASE_ADDR + 0x4C)
;/* USB Device Command Reagisters */
USBCmdCode EQU (USB_BASE_ADDR + 0x10)
USBCmdData EQU (USB_BASE_ADDR + 0x14)
;/* USB Device Data Transfer Registers */
USBRxData EQU (USB_BASE_ADDR + 0x18)
USBTxData EQU (USB_BASE_ADDR + 0x1C)
USBRxPLen EQU (USB_BASE_ADDR + 0x20)
USBTxPLen EQU (USB_BASE_ADDR + 0x24)
USBCtrl EQU (USB_BASE_ADDR + 0x28)
;/* USB Device DMA Registers */
USBDMARSt EQU (USB_BASE_ADDR + 0x50)
USBDMARClr EQU (USB_BASE_ADDR + 0x54)
USBDMARSet EQU (USB_BASE_ADDR + 0x58)
USBUDCAH EQU (USB_BASE_ADDR + 0x80)
USBEpDMASt EQU (USB_BASE_ADDR + 0x84)
USBEpDMAEn EQU (USB_BASE_ADDR + 0x88)
USBEpDMADis EQU (USB_BASE_ADDR + 0x8C)
USBDMAIntSt EQU (USB_BASE_ADDR + 0x90)
USBDMAIntEn EQU (USB_BASE_ADDR + 0x94)
USBEoTIntSt EQU (USB_BASE_ADDR + 0xA0)
USBEoTIntClr EQU (USB_BASE_ADDR + 0xA4)
USBEoTIntSet EQU (USB_BASE_ADDR + 0xA8)
USBNDDRIntSt EQU (USB_BASE_ADDR + 0xAC)
USBNDDRIntClr EQU (USB_BASE_ADDR + 0xB0)
USBNDDRIntSet EQU (USB_BASE_ADDR + 0xB4)
USBSysErrIntSt EQU (USB_BASE_ADDR + 0xB8)
USBSysErrIntClr EQU (USB_BASE_ADDR + 0xBC)
USBSysErrIntSet EQU (USB_BASE_ADDR + 0xC0)
;/* Ethernet MACEQU (32 bit data bus) -- all registers are RW unless indicated in parentheses */
MAC_BASE_ADDR EQU 0xFFE00000 ;/* AHB Peripheral # 0 */
MAC_MAC1 EQU (MAC_BASE_ADDR + 0x000) ;/* MAC config reg 1 */
MAC_MAC2 EQU (MAC_BASE_ADDR + 0x004) ;/* MAC config reg 2 */
MAC_IPGT EQU (MAC_BASE_ADDR + 0x008) ;/* b2b InterPacketGap reg */
MAC_IPGR EQU (MAC_BASE_ADDR + 0x00C) ;/* non b2b InterPacketGap reg */
MAC_CLRT EQU (MAC_BASE_ADDR + 0x010) ;/* CoLlision window/ReTry reg */
MAC_MAXF EQU (MAC_BASE_ADDR + 0x014) ;/* MAXimum Frame reg */
MAC_SUPP EQU (MAC_BASE_ADDR + 0x018) ;/* PHY SUPPort reg */
MAC_TEST EQU (MAC_BASE_ADDR + 0x01C) ;/* TEST reg */
MAC_MCFG EQU (MAC_BASE_ADDR + 0x020) ;/* MII Mgmt ConFiG reg */
MAC_MCMD EQU (MAC_BASE_ADDR + 0x024) ;/* MII Mgmt CoMmanD reg */
MAC_MADR EQU (MAC_BASE_ADDR + 0x028) ;/* MII Mgmt ADdRess reg */
MAC_MWTD EQU (MAC_BASE_ADDR + 0x02C) ;/* MII Mgmt WriTe Data regEQU (WO) */
MAC_MRDD EQU (MAC_BASE_ADDR + 0x030) ;/* MII Mgmt ReaD Data regEQU (RO) */
MAC_MIND EQU (MAC_BASE_ADDR + 0x034) ;/* MII Mgmt INDicators regEQU (RO) */
MAC_SA0 EQU (MAC_BASE_ADDR + 0x040) ;/* Station Address 0 reg */
MAC_SA1 EQU (MAC_BASE_ADDR + 0x044) ;/* Station Address 1 reg */
MAC_SA2 EQU (MAC_BASE_ADDR + 0x048) ;/* Station Address 2 reg */
MAC_COMMAND EQU (MAC_BASE_ADDR + 0x100) ;/* Command reg */
MAC_STATUS EQU (MAC_BASE_ADDR + 0x104) ;/* Status regEQU (RO) */
MAC_RXDESCRIPTOR EQU (MAC_BASE_ADDR + 0x108) ;/* Rx descriptor base address reg */
MAC_RXSTATUS EQU (MAC_BASE_ADDR + 0x10C) ;/* Rx status base address reg */
MAC_RXDESCRIPTORNUM EQU (MAC_BASE_ADDR + 0x110) ;/* Rx number of descriptors reg */
MAC_RXPRODUCEINDEX EQU (MAC_BASE_ADDR + 0x114) ;/* Rx produce index regEQU (RO) */
MAC_RXCONSUMEINDEX EQU (MAC_BASE_ADDR + 0x118) ;/* Rx consume index reg */
MAC_TXDESCRIPTOR EQU (MAC_BASE_ADDR + 0x11C) ;/* Tx descriptor base address reg */
MAC_TXSTATUS EQU (MAC_BASE_ADDR + 0x120) ;/* Tx status base address reg */
MAC_TXDESCRIPTORNUM EQU (MAC_BASE_ADDR + 0x124) ;/* Tx number of descriptors reg */
MAC_TXPRODUCEINDEX EQU (MAC_BASE_ADDR + 0x128) ;/* Tx produce index reg */
MAC_TXCONSUMEINDEX EQU (MAC_BASE_ADDR + 0x12C) ;/* Tx consume index regEQU (RO) */
MAC_TSV0 EQU (MAC_BASE_ADDR + 0x158) ;/* Tx status vector 0 regEQU (RO) */
MAC_TSV1 EQU (MAC_BASE_ADDR + 0x15C) ;/* Tx status vector 1 regEQU (RO) */
MAC_RSV EQU (MAC_BASE_ADDR + 0x160) ;/* Rx status vector regEQU (RO) */
MAC_FLOWCONTROLCNT EQU (MAC_BASE_ADDR + 0x170) ;/* Flow control counter reg */
MAC_FLOWCONTROLSTS EQU (MAC_BASE_ADDR + 0x174) ;/* Flow control status reg */
MAC_RXFILTERCTRL EQU (MAC_BASE_ADDR + 0x200) ;/* Rx filter ctrl reg */
MAC_RXFILTERWOLSTS EQU (MAC_BASE_ADDR + 0x204) ;/* Rx filter WoL status regEQU (RO) */
MAC_RXFILTERWOLCLR EQU (MAC_BASE_ADDR + 0x208) ;/* Rx filter WoL clear regEQU (WO) */
MAC_HASHFILTERL EQU (MAC_BASE_ADDR + 0x210) ;/* Hash filter LSBs reg */
MAC_HASHFILTERH EQU (MAC_BASE_ADDR + 0x214) ;/* Hash filter MSBs reg */
MAC_INTSTATUS EQU (MAC_BASE_ADDR + 0xFE0) ;/* Interrupt status regEQU (RO) */
MAC_INTENABLE EQU (MAC_BASE_ADDR + 0xFE4) ;/* Interrupt enable reg */
MAC_INTCLEAR EQU (MAC_BASE_ADDR + 0xFE8) ;/* Interrupt clear regEQU (WO) */
MAC_INTSET EQU (MAC_BASE_ADDR + 0xFEC) ;/* Interrupt set regEQU (WO) */
MAC_POWERDOWN EQU (MAC_BASE_ADDR + 0xFF4) ;/* Power-down reg */
;//MAC_MODULEID EQU (MAC_BASE_ADDR + 0xFFC) ;/* Module ID regEQU (RO) */
;/* Define firmware Functions */
;/* 定義固件函數 */
rm_init_entry EQU 0x7fffff91
rm_undef_handler EQU 0x7fffffa0
rm_prefetchabort_handler EQU 0x7fffffb0
rm_dataabort_handler EQU 0x7fffffc0
rm_irqhandler EQU 0x7fffffd0
rm_irqhandler2 EQU 0x7fffffe0
iap_entry EQU 0x7ffffff1
END
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;** End Of File
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