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See the GNU Lesser General Public License for more //////// details.                                                     ////////                                                              //////// You should have received a copy of the GNU Lesser General    //////// Public License along with this source; if not, download it   //////// from http://www.opencores.org/lgpl.shtml                     ////////                                                              ////////////////////////////////////////////////////////////////////////////// CVS Revision History//// $Log: des.v,v $// Revision 1.2  2004/09/06 16:41:04  jcastillo// Indented//// Revision 1.1.1.1  2004/07/05 17:31:17  jcastillo// First import//module des(clk,reset,load_i,decrypt_i,data_i,key_i,data_o,ready_o);input clk;input reset;input load_i;input decrypt_i;input [63:0] data_i;input [63:0] key_i;output [63:0] data_o;output ready_o;reg [63:0] data_o;reg ready_o;reg [3:0] stage1_iter;reg [3:0] next_stage1_iter;reg next_ready_o;reg[63:0] next_data_o;reg data_ready;reg next_data_ready;reg [31:0] stage1_L_i;reg [31:0] stage1_R_i;reg [55:0] stage1_round_key_i;reg [3:0] stage1_iteration_i;wire [31:0] stage1_R_o;wire [31:0] stage1_L_o;wire [55:0] stage1_round_key_o;wire [5:0] s1_stag1_i;wire [5:0] s2_stag1_i;wire [5:0] s3_stag1_i;wire [5:0] s4_stag1_i;wire [5:0] s5_stag1_i;wire [5:0] s6_stag1_i;wire [5:0] s7_stag1_i;wire [5:0] s8_stag1_i;wire [3:0] s1_stag1_o;wire [3:0] s2_stag1_o;wire [3:0] s3_stag1_o;wire [3:0] s4_stag1_o;wire [3:0] s5_stag1_o;wire [3:0] s6_stag1_o;wire [3:0] s7_stag1_o;wire [3:0] s8_stag1_o;reg[31:0]  L_i_var,R_i_var;	reg[63:0]  data_i_var,data_o_var,data_o_var_t,key_i_var;reg[55:0]  key_var_perm;desround rd1 (.clk(clk), .reset(reset), .iteration_i(stage1_iteration_i), .decrypt_i(decrypt_i), .R_i(stage1_R_i), .L_i(stage1_L_i), .Key_i(stage1_round_key_i), .R_o(stage1_R_o), .L_o(stage1_L_o), .Key_o(stage1_round_key_o), .s1_o(s1_stag1_i), .s2_o(s2_stag1_i), .s3_o(s3_stag1_i), .s4_o(s4_stag1_i), .s5_o(s5_stag1_i), .s6_o(s6_stag1_i), .s7_o(s7_stag1_i), .s8_o(s8_stag1_i), .s1_i(s1_stag1_o), .s2_i(s2_stag1_o), .s3_i(s3_stag1_o), .s4_i(s4_stag1_o), .s5_i(s5_stag1_o), .s6_i(s6_stag1_o), .s7_i(s7_stag1_o), .s8_i(s8_stag1_o));s1 sbox1 (.stage1_input(s1_stag1_i), .stage1_output(s1_stag1_o));s2 sbox2 (.stage1_input(s2_stag1_i), .stage1_output(s2_stag1_o));s3 sbox3 (.stage1_input(s3_stag1_i), .stage1_output(s3_stag1_o));s4 sbox4 (.stage1_input(s4_stag1_i), .stage1_output(s4_stag1_o));s5 sbox5 (.stage1_input(s5_stag1_i), .stage1_output(s5_stag1_o));s6 sbox6 (.stage1_input(s6_stag1_i), .stage1_output(s6_stag1_o));s7 sbox7 (.stage1_input(s7_stag1_i), .stage1_output(s7_stag1_o));s8 sbox8 (.stage1_input(s8_stag1_i), .stage1_output(s8_stag1_o));always @(posedge clk or negedge reset)begin   if(!reset)   begin     ready_o = (0); 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