TLC7524接口電路程序
--文件名：TLC7524.VHD
--功能：產生156.25KHz的正弦波。
--最后修改日期：2004.3.18。
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity TLC7524 is
port( clk :in std_logic; --系統(tǒng)時鐘
rst :in std_logic; --復位信號
data_out:out std_logic_vector(7 downto 0)); --波形數(shù)據(jù)
end TLC7524; 
architecture behav of TLC7524 is
signal b:integer range 0 to 63; --地址計數(shù)器
signal q:integer range 0 to 4; --計數(shù)器
signal d:integer range 0 to 255; --波形數(shù)據(jù)寄存器
begin
process(clk) --此進程通過對系統(tǒng)時鐘的分頻，完成的地址計數(shù)器的循環(huán)計數(shù)
begin
if rst='1' then b<=0; --復位時，對地址寄存器清零 
elsif clk'event and clk='1' then 
if q=4 then q<=0; --此IF語句完成對系統(tǒng)時鐘的5分頻
if b=63 then b<=0; --此IF語句完成對地址的循環(huán)計數(shù)
else b<=b+1;
end if;
else q<=q+1;
end if;
end if;
end process;
process(b) --此進程存儲了正弦波64個采樣點的波形數(shù)據(jù)
begin
case b is
when 00=> d<=255 ; when 01=> d<=254 ;when 02=> d<=252 ;when 03=> d<=249 ;
when 04=> d<=245 ; when 05=> d<=239 ;when 06=> d<=233 ;when 07=> d<=225 ;
when 08=> d<=217 ; when 09=> d<=207 ;when 10=> d<=197 ;when 11=> d<=186 ;
when 12=> d<=174 ; when 13=> d<=162 ;when 14=> d<=150 ;when 15=> d<=137 ;
when 16=> d<=124 ; when 17=> d<=112 ;when 18=> d<= 99 ;when 19=> d<= 87 ;
when 20=> d<= 75 ; when 21=> d<= 64 ;when 22=> d<= 53 ;when 23=> d<= 43 ;
when 24=> d<= 34 ; when 25=> d<= 26 ;when 26=> d<= 19 ;when 27=> d<= 13 ;
when 28=> d<= 8 ; when 29=> d<= 4 ;when 30=> d<= 1 ;when 31=> d<= 0 ;
when 32=> d<= 0 ; when 33=> d<= 1 ;when 34=> d<= 4 ;when 35=> d<= 8 ;
when 36=> d<= 13 ; when 37=> d<= 19 ;when 38=> d<= 26 ;when 39=> d<= 34 ;
when 40=> d<= 43 ; when 41=> d<= 53 ;when 42=> d<= 64 ;when 43=> d<= 75 ;
when 44=> d<= 87 ; when 45=> d<= 99 ;when 46=> d<=112 ;when 47=> d<=124 ;
when 48=> d<=137 ; when 49=> d<=150 ;when 50=> d<=162 ;when 51=> d<=174 ;
when 52=> d<=186 ; when 53=> d<=197 ;when 54=> d<=207 ;when 55=> d<=217 ;
when 56=> d<=225 ; when 57=> d<=233 ;when 58=> d<=239 ;when 59=> d<=245 ;
when 60=> d<=249 ; when 61=> d<=252 ;when 62=> d<=254 ;when 63=> d<=255 ;
when others=> null;
end case;
end process;
data_out<=conv_std_logic_vector(d,8); --正弦波波形數(shù)據(jù)輸出
end behav;


URAT VHDL程序
--文件名：top.vhd。
--功能：頂層映射。
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity top is
Port (clk32mhz,reset,rxd,xmit_cmd_p_in:in std_logic; --總的輸入輸出信號的定義
rec_ready,txd_out,txd_done_out:out std_logic; 
txdbuf_in:in std_logic_vector(7 downto 0); --待發(fā)送數(shù)據(jù)輸入
rec_buf:out std_logic_vector(7 downto 0)); --接收數(shù)據(jù)緩沖
end top;
architecture Behavioral of top is

component reciever
Port (bclkr,resetr,rxdr:in std_logic;
r_ready:out std_logic;
rbuf:out std_logic_vector(7 downto 0));
end component;

component transfer
Port (bclkt,resett,xmit_cmd_p:in std_logic;
txdbuf:in std_logic_vector(7 downto 0);
txd:out std_logic;
txd_done:out std_logic);
end component;

component baud
Port (clk,resetb:in std_logic;
bclk:out std_logic);
end component;

signal b:std_logic;
begin
u1:baud port map(clk=>clk32mhz,resetb=>reset,bclk=>b); --頂層映射
u2:reciever port map(bclkr=>b,resetr=>reset,rxdr=>rxd,r_ready=>rec_ready,
rbuf=>rec_buf);
u3:transfer port map(bclkt=>b,resett=>reset,xmit_cmd_p=>xmit_cmd_p_in,
txdbuf=>txdbuf_in,txd=>txd_out,txd_done=>txd_done_out);
end Behavioral;

2. 波特率發(fā)生器程序與仿真
（1）波特率發(fā)生器VHDL程序
--文件名：baud.vhd.
--功能：將外部輸入的32MHz的信號分成頻率為153600Hz的信號。
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity baud is
Port (clk,resetb:in std_logic;
bclk:out std_logic);
end baud;
architecture Behavioral of baud is
begin
process(clk,resetb)
variable cnt:integer;
begin
if resetb='1' then cnt:=0; bclk<='0'; --復位
elsif rising_edge(clk) then
if cnt>=208 then cnt:=0; bclk<='1'; --設置分頻系數(shù)
else cnt:=cnt+1; bclk<='0';
end if;
end if;
end process;
end Behavioral;

3. UART發(fā)送器程序與仿真
（1）UART發(fā)送器VHDL程序
--文件名：transfer.vhd。
--功能：UART發(fā)送器。
--說明：系統(tǒng)由五個狀態(tài)（x_idle,x_start,x_wait,x_shift,x_stop）和一個進程構成。
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity transfer is
generic(framlent:integer:=8);
Port (bclkt,resett,xmit_cmd_p:in std_logic; --定義輸入輸出信號
txdbuf:in std_logic_vector(7 downto 0):="11001010";
txd:out std_logic;
txd_done:out std_logic);
end transfer;
architecture Behavioral of transfer is
type states is (x_idle,x_start,x_wait,x_shift,x_stop); --定義個子狀態(tài)
signal state:states:=x_idle;
signal tcnt:integer:=0;
begin
process(bclkt,resett,xmit_cmd_p,txdbuf) --主控時序、組合進程
variable xcnt16:std_logic_vector(4 downto 0):="00000"; --定義中間變量
variable xbitcnt:integer:=0;
variable txds:std_logic;
begin 
if resett='1' then state<=x_idle; txd_done<='0'; txds:='1'; --復位
elsif rising_edge(bclkt) then
case state is
when x_idle=> --狀態(tài)1，等待數(shù)據(jù)幀發(fā)送命令
if xmit_cmd_p='1' then state<=x_start; txd_done<='0'; 
else state<=x_idle; 
end if; 
when x_start=> --狀態(tài)2，發(fā)送信號至起始位
if xcnt16>="01111" then state<=x_wait; xcnt16:="00000";
else xcnt16:=xcnt16+1; txds:='0'; state<=x_start;
end if; 
when x_wait=> --狀態(tài)3，等待狀態(tài)
if xcnt16>="01110" then
if xbitcnt=framlent then state<=x_stop; xbitcnt:=0;
else state<=x_shift;
end if;
xcnt16:="00000";
else xcnt16:=xcnt16+1; state<=x_wait;
end if; 
when x_shift=>txds:=txdbuf(xbitcnt); xbitcnt:=xbitcnt+1; state<=x_wait; --狀態(tài)4，將待發(fā)數(shù)據(jù)進行并串轉換
when x_stop=> --狀態(tài)5，停止位發(fā)送狀態(tài)
if xcnt16>="01111" then
if xmit_cmd_p='0' then state<=x_idle; xcnt16:="00000";
else xcnt16:=xcnt16; state<=x_stop;
end if; txd_done<='1';
else xcnt16:=xcnt16+1; txds:='1'; state<=x_stop;
end if; 
when others=>state<=x_idle;
end case; 
end if;
txd<=txds;
end process;
end Behavioral;
UART發(fā)送器的仿真波形如圖8.8.7所示。

圖8.8.7 UART發(fā)送器的仿真波形
4. UART接收器程序與仿真
（1）UART接收器VHDL程序
--文件名：reciever.vhd。
--功能：UART接受器。
--說明：系統(tǒng)由五個狀態(tài)（r_start,r_center,r_wait,r_sample,r_stop）和兩個進程構成
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity reciever is
generic(framlenr:integer:=8); 
Port (bclkr,resetr,rxdr:in std_logic; --定義輸入輸出信號
r_ready:out std_logic;
rbuf:out std_logic_vector(7 downto 0));
end reciever;
architecture Behavioral of reciever is
type states is (r_start,r_center,r_wait,r_sample,r_stop); --定義各子狀態(tài)
signal state:states:=r_start;
signal rxd_sync:std_logic;
begin
pro1:process(rxdr)
begin
if rxdr='0' then rxd_sync<='0';
else rxd_sync<='1';
end if;
end process;

pro2:process(bclkr,resetr,rxd_sync) --主控時序、組合進程
variable count:std_logic_vector(3 downto 0); --定義中間變量
variable rcnt:integer:=0;
variable rbufs:std_logic_vector(7 downto 0);
begin
if resetr='1' then state<=r_start; count:="0000"; --復位
elsif rising_edge(bclkr) then
case state is
when r_start=> --狀態(tài)1，等待起始位
if rxd_sync='0' then state<=r_center; r_ready<='0'; rcnt:=0;
else state<=r_start; r_ready<='0';
end if; 
when r_center=> --狀態(tài)2，求出每位的中點
if rxd_sync='0' then
if count="0100" then state<=r_wait; count:="0000";
else count:=count+1; state<=r_center;
end if;
else state<=r_start;
end if; 
when r_wait=> --狀態(tài)3，等待狀態(tài)
if count>="1110" then
if rcnt=framlenr then state<=r_stop;
else state<=r_sample;
end if;
count:="0000"; 
else count:=count+1; state<=r_wait;
end if;
when r_sample=>rbufs(rcnt):=rxd_sync; rcnt:=rcnt+1;state<=r_wait;
--狀態(tài)4，數(shù)據(jù)位采樣檢測
when r_stop=>r_ready<='1'; rbuf<=rbufs; state<=r_start; --狀態(tài)4，輸出幀接收完畢信號
when others=>state<=r_start;
end case;
end if;
end process;
end Behavioral;

 
ASK調制VHDL程序
--文件名：PL_ASK
--功能：基于VHDL硬件描述語言，對基帶信號進行ASK振幅調制
--最后修改日期：2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_ASK is
port(clk :in std_logic; --系統(tǒng)時鐘
start :in std_logic; --開始調制信號
x :in std_logic; --基帶信號
y :out std_logic); --調制信號
end PL_ASK;
architecture behav of PL_ASK is
signal q:integer range 0 to 3; --分頻計數(shù)器
signal f :std_logic; --載波信號
begin
process(clk)
begin
if clk'event and clk='1' then 
if start='0' then q<=0;
elsif q<=1 then f<='1';q<=q+1; --改變q后面數(shù)字的大小，就可以改變載波信號的占空比
elsif q=3 then f<='0';q<=0; --改變q后面數(shù)字的大小，就可以改變載波信號的頻率
else f<='0';q<=q+1;
end if;
end if;
end process;
y<=x and f; --對基帶碼進行調制
end behav;

 ASK解調VHDL程序及仿真
1.ASK解調VHDL程序
--文件名：PL_ASK2
--功能：基于VHDL硬件描述語言，對ASK調制信號進行解調
--最后修改日期：2004.2.12
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_ASK2 is
port(clk :in std_logic; --系統(tǒng)時鐘
start :in std_logic; --同步信號
x :in std_logic; --調制信號
y :out std_logic); --基帶信號
end PL_ASK2;
architecture behav of PL_ASK2 is
signal q:integer range 0 to 11; --計數(shù)器
signal xx:std_logic; --寄存x信號
signal m:integer range 0 to 5; --計xx的脈沖數(shù)
begin
process(clk) --對系統(tǒng)時鐘進行q分頻，
begin
if clk'event and clk='1' then xx<=x; --clk上升沿時，把x信號賦給中間信號xx
if start='0' then q<=0; --if語句完成q的循環(huán)計數(shù)
elsif q=11 then q<=0;
else q<=q+1;
end if;
end if;
end process;
process(xx,q) --此進程完成ASK解調
begin 
if q=11 then m<=0; --m計數(shù)器清零
elsif q=10 then 
if m<=3 then y<='0'; --if語句通過對m大小，來判決y輸出的電平
else y<='1';
end if;
elsif xx'event and xx='1'then m<=m+1; --計xx信號的脈沖個數(shù)
end if;
end process;
end behav;