module add(a,b,sub,s,c,v,n);

input [31:0]a;
input [31:0]b;
input sub;
output [31:0]s;
output c,v,n;

wire [31:0]a;
wire [31:0]b;
wire c1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11,c12,c13,c14,c15,c16,c17,c18,c19,c20,c21,c22,c23,c24,c25,c26,c27,c28,c29,c30,c31;

alladd all0(a[0],b[0]^sub,s[0],sub,c1);
alladd all1(a[1],b[1]^sub,s[1],c1,c2);
alladd all2(a[2],b[2]^sub,s[2],c2,c3);
alladd all3(a[3],b[3]^sub,s[3],c3,c4);
alladd all4(a[4],b[4]^sub,s[4],c4,c5);
alladd all5(a[5],b[5]^sub,s[5],c5,c6);
alladd all6(a[6],b[6]^sub,s[6],c6,c7);
alladd all7(a[7],b[7]^sub,s[7],c7,c8);
alladd all8(a[8],b[8]^sub,s[8],c8,c9);
alladd all9(a[9],b[9]^sub,s[9],c9,c10);
alladd all10(a[10],b[10]^sub,s[10],c10,c11);
alladd all11(a[11],b[11]^sub,s[11],c11,c12);
alladd all12(a[12],b[12]^sub,s[12],c12,c13);
alladd all13(a[13],b[13]^sub,s[13],c13,c14);
alladd all14(a[14],b[14]^sub,s[14],c14,c15);
alladd all15(a[15],b[15]^sub,s[15],c15,c16);
alladd all16(a[16],b[16]^sub,s[16],c16,c17);
alladd all17(a[17],b[17]^sub,s[17],c17,c18);
alladd all18(a[18],b[18]^sub,s[18],c18,c19);
alladd all19(a[19],b[19]^sub,s[19],c19,c20);
alladd all20(a[20],b[20]^sub,s[20],c20,c21);
alladd all21(a[21],b[21]^sub,s[21],c21,c22);
alladd all22(a[22],b[22]^sub,s[22],c22,c23);
alladd all23(a[23],b[23]^sub,s[23],c23,c24);
alladd all24(a[24],b[24]^sub,s[24],c24,c25);
alladd all25(a[25],b[25]^sub,s[25],c25,c26);
alladd all26(a[26],b[26]^sub,s[26],c26,c27);
alladd all27(a[27],b[27]^sub,s[27],c27,c28);
alladd all28(a[28],b[28]^sub,s[28],c28,c29);
alladd all29(a[29],b[29]^sub,s[29],c29,c30);
alladd all30(a[30],b[30]^sub,s[30],c30,c31);
alladd all31(a[31],b[31]^sub,s[31],c31,c);

assign n=s[31];
assign v=c^c31;

endmodule