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?? hc164_driver.v

?? I2C總線的verilog 程序
?? V
字號:
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// 	   Copyright (C) 2003-2006 VibesIC, Inc.   All rights reserved.           //
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// This source code is provided by VibesIC,and be verified on VibesIC FPGA    //
// development kit. The source code may be used and distributed without       //
// restriction provided that this copyright statement is not removed from the //
// file and that any derivative work contains the original copyright notice   //
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// 本設計由威百仕( VibesIC )提供,并在其產品中驗證通過,您可以在此基礎上修改,//
// 復制并分發,但請您保留版權聲明部分。我們并不承諾本設計可以用做商業產品,同時//
// 我們不保證設計的通用性。為了方便更新以及修改請保留設計的版本信息,并對自行 //
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//                                                                            //
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//  Company:       www.richic.com                                             //
//  Company bbs:   www.edacn.net                                              //
//  Engineer:      mail007 (Gavin.xue)                                        //
//                                                                            //
//  Target Device: XC3S400-PQ208                                              //
//  Tool versions: Simulation:    ModelSim SE 6.2a                            //
//                 Synthesis:     XST(ise8.1...sp3)                           //
//                 Place&Routing: ISE8.1...sp3                                //
//                 Others tools:  UltraEdit-32 12.10a                         //
//  Create Date:   2005-9-15 14:59                                            //
//  Description:                                                              //
//                                                                            //
//  LOG:                                                                      //
//       1. Revision 1.0 (Initial version)  2005-9-15 14:59    mail007        //
//                                                                            //
//       2. Revision 1.1  2006-12-22 11:48   alex_yang                        //
//          Updata ISE version from v6.3 to v8.1                              //
//          Modify for VX-SP306                                               //
////////////////////////////////////////////////////////////////////////////////
`timescale 1ns/1ns

  // ---------------------------------------------------------------------------
  //HC164用來驅動數碼管以及LED指示燈,動態掃描數碼管的是利用視覺暫留的特性進行顯
  //示景物引起人的視覺印象,在景物消失后還能在視網膜上保持0。1秒的時間叫做視覺暫
  //留。可以將數據刷新速率可以為10Hz(0.1s),同時我們需要對四位數據進行掃描,因此
  //數據刷新速率最低應該為10Hz×4。最高可以為50MHz(HC164可以工作在50-175MHz)。
  //根據實際情況我們可以定為 762.939453125 = 50MHz/2**16,
  //因此接口處led,seg_value,dot數據的變化速率最大不能超過為50MHz/2**14
  // ---------------------------------------------------------------------------

module hc164_driver(
    clk,
    rst_n,
    led,
    dot,
    seg_value,
    hc_cp,
    hc_si
    );

  // ---------------------------------------------------------------------------
  //
  //  input signals
  //  led[3:0] :       led3-led0 對應原理圖中D5,D4,D3,D2四位LED燈,高電平有效。
  //  seg_value[15:0] :四位共陰極數碼顯示的數據,從高到低每4bit為數碼管一位。
  //  dot[3:0] :       四位共陰極數碼管顯示的小數點位,從高到低
  //  hc_si :          本模塊數據串行輸出,hc164數據串行輸入。
  //  hc_cp :          本模塊輸出,hc164時鐘輸入。
  //  
  // ---------------------------------------------------------------------------
  input           clk;
  input           rst_n;  
  input   [3 :0]  led; 
  input   [3 :0]  dot;       
  input   [15:0]  seg_value; 
  output  reg     hc_cp;                //HC164 Clock input active Rising edges
  output          hc_si;                //HC164 Data input

  reg     [5 :0]  tx_cnt;
 
  // ---------------------------------------------------------------------------
  //
  //  信號命名說明
  //  hc_data : 送到兩個hc164中16bit的數據(每個hc164有8bit),hc164 data input
  //  hc_data_44bit: hc_data的第四個4BIT數據,
  //                 LED顯示信號,對應原理圖中HC_Q15,HC_Q14,HC_Q13,HC_Q12四位,
  //                 用來點亮D5,D4,D3,D2四位LED燈,高電平有效。
  //  hc_data_34bit: hc_data的第三個4bit數據,即hc_data[11:8];對應原理圖中
  //                 HC_Q11,HC_Q10,HC_Q9,HC_Q8數碼管位選信號,低電平有效。
  //  hc_data_31bit: hc_data的第三個1bit數據,即hc_data[2];對應原理圖中HC_Q2,數
  //                 碼管小數點位,高電平有效。 
  //  hc_data[7:0]: 包括hc_data_31bit,這8bit用來做為數碼管段選信號,高電平有效
  //
  // ---------------------------------------------------------------------------
  reg   [6:0]   hex2led;        //hex-to-seven-segment decoder output 
  reg   [3:0]   hc_data_34bit;  
  reg           hc_data_31bit;    
  
  wire  [15:0]  hc_data = {led,
                          hc_data_34bit,
                          hex2led[6:2],
                          hc_data_31bit,
                          hex2led[1:0]
                          };
  // ---------------------------------------------------------------------------
  //
  //  之所以需要取反,是因為對hc_si賦值時從最低位開始,而原理圖中設計希望從最高位
  //  開始發送數據。
  //
  // ---------------------------------------------------------------------------
  wire  [15:0]  hc_data_inv = {
                          hc_data[0],
                          hc_data[1],
                          hc_data[2],
                          hc_data[3],
                          hc_data[4],
                          hc_data[5],
                          hc_data[6],
                          hc_data[7],
                          hc_data[8],
                          hc_data[9],
                          hc_data[10],
                          hc_data[11],
                          hc_data[12],
                          hc_data[13],
                          hc_data[14],
                          hc_data[15]
                          };

  reg [15:0]  clk_cnt;
  always @ ( posedge clk or negedge rst_n )
    if ( !rst_n ) clk_cnt <= 16'd0;
    else  clk_cnt <= clk_cnt + 1'b1;
      
  // ---------------------------------------------------------------------------
  // 
  //  數據管4位計數器,本計數器用來區分每位數值,位碼,以及每位的小數點等三個
  //  信息,每一位數值將通過hex2led模塊變換成數碼管位碼。
  //
  // ---------------------------------------------------------------------------
  reg [1:0] seg_led_num;
  always @ ( posedge clk or negedge rst_n )
    if (!rst_n ) seg_led_num <= 2'b00;
    else if ( clk_cnt == 16'hFFFF ) seg_led_num <= seg_led_num + 1'b1;

  reg   [3:0] hex;
  always @ ( * )
    case ( seg_led_num )
      2'b00: hex = seg_value[15:12];
      2'b01: hex = seg_value[11:8];
      2'b10: hex = seg_value[7:4];
      2'b11: hex = seg_value[3:0];
    endcase 
  
  // ---------------------------------------------------------------------------
  // hex-to-seven-segment decoder
  //
  // segment encoding
  //      11
  //      ---  
  //  10 |   | 7
  //      ---   <- 5
  //  1  |   | 4
  //      --- .  3
  //       2 
  //  Q[6:0] = p11 p10 p7 p5 _ p4 p2 p1 
  // ---------------------------------------------------------------------------
  always @ ( * )
    begin
      case (hex)                        //數值 
	      4'h1  : hex2led = 7'b0010_100;	//1          
	      4'h2  : hex2led = 7'b1011_011;	//2   
	      4'h3  : hex2led = 7'b1011_110;	//3   
	      4'h4  : hex2led = 7'b0111_100;	//4   
	      4'h5  : hex2led = 7'b1101_110;	//5   
	      4'h6  : hex2led = 7'b1101_111;	//6   
	      4'h7  : hex2led = 7'b1010_100;	//7   
	      4'h8  : hex2led = 7'b1111_111;	//8   
	      4'h9  : hex2led = 7'b1111_100;	//9   
	      4'hA  : hex2led = 7'b1111_101;	//A   
	      4'hB  : hex2led = 7'b0101_111;	//b   
	      4'hC  : hex2led = 7'b1100_011;	//C   
	      4'hD  : hex2led = 7'b0011_111;	//d   
	      4'hE  : hex2led = 7'b1101_011;	//E   
	      4'hF  : hex2led = 7'b1101_001;	//F   
	    default : hex2led = 7'b1110_111;	//0   
    endcase
  end
 
  always @ ( * )
    case ( seg_led_num )
      2'b00:hc_data_34bit[3:0] = 4'b0111;
      2'b01:hc_data_34bit[3:0] = 4'b1011;
      2'b10:hc_data_34bit[3:0] = 4'b1101;
      2'b11:hc_data_34bit[3:0] = 4'b1110;
    endcase  

  always @ ( * )
    case ( seg_led_num )
      2'b00:hc_data_31bit = dot[3];
      2'b01:hc_data_31bit = dot[2];
      2'b10:hc_data_31bit = dot[1];
      2'b11:hc_data_31bit = dot[0];
    endcase  
  
  // ---------------------------------------------------------------------------
  // 
  // HC164 的 hc_si 以及hc_cp信號的產生,通過一個6位的計數器來控制.hc_si從信號
  // hc_data_inv的最低位開始發送,原理圖中需要從最高位發送,因此在此之前需要對整
  // 個信號取反。
  //
  // ---------------------------------------------------------------------------  
  always @ ( posedge clk or negedge rst_n )
    if (!rst_n ) tx_cnt <= 6'd0;
    else if ( clk_cnt[15] ) tx_cnt <= 6'd0;      
    else if ((!clk_cnt[15]) && (tx_cnt <= 6'd32 )) tx_cnt <= tx_cnt + 1'b1;

  always @ ( posedge clk or negedge rst_n )
    if (!rst_n)  hc_cp <= 1'b0;
    else if ( clk_cnt[15] ) hc_cp <= 1'b0;
    else if ((!clk_cnt[15]) && (tx_cnt < 6'd32 )) hc_cp <= !hc_cp;

  assign  hc_si = hc_data_inv[tx_cnt[4:1]];
    
endmodule

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