?? yiziqi.v
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module yiziqi(pk,clk,shuchu,shineng);
input pk;
input clk;
output [7:0] shuchu;
output shineng;
reg [7:0] shuchu;
reg shineng;
reg [16:0]ppkk;
reg [8:0] p;
reg [7:0] k;
reg clk;
reg n,m;
always @ (posedge clk)
if(clk)
begin
ppkk[16]<=pk;
ppkk=(ppkk>>1);
end
endmodule
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