?? testarm.v
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module test_arm();reg GCLK;reg nRESET;reg BIGEND;reg [1:0] CHSD, CHSE;wire LATECANCEL, PASS;wire [4:0] InM;arm10 arm10(.nRESET(nRESET), .GCLK(GCLK), .BIGEND(BIGEND), .PASS(PASS), .InM(InM));initialbegin nRESET=1'b1; BIGEND=1'b0; GCLK=1'b0; CHSE = 2'b10; CHSD = 2'b10; $readmemh("testarm.vhx", arm10.mem); #10 nRESET=1'b1;endalways #50 GCLK = ~GCLK;endmodule?? 快捷鍵說明
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