library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity xor_add is
port(clk:in std_logic;
	 din:in std_logic_vector(11 downto 0);
	 dout:out std_logic_vector(11 downto 0));
end xor_add;

architecture one of xor_add is
signal temp:std_logic_vector(11 downto 0);
begin
	process(clk)
	begin
	temp(0)<=clk xor din(0);
	temp(1)<=clk xor din(1);
	temp(2)<=clk xor din(2);
	temp(3)<=clk xor din(3);
	temp(4)<=clk xor din(4);
	temp(5)<=clk xor din(5);
	temp(6)<=clk xor din(6);
	temp(7)<=clk xor din(7);
	temp(8)<=clk xor din(8);
	temp(9)<=clk xor din(9);
	temp(10)<=clk xor din(10);
	temp(11)<=clk xor din(11);
	dout<=temp+clk;
	end process;
end one;