FPGA驗(yàn)證簡(jiǎn)介(1)

以前帖過(guò)，好像丟了（edacn好像丟了不少好的舊貼，真可惜），昨天網(wǎng)友提出重貼，所以今天就把他再發(fā)一次，反正不用交"版面費(fèi)"，哈哈
注：本文為edacn.net特約創(chuàng)作，轉(zhuǎn)載請(qǐng)注明出處。
第一編  驗(yàn)證的重要性
  驗(yàn)證，顧名思義就是通過(guò)仿真、時(shí)序分析、上板調(diào)試等手段檢驗(yàn)設(shè)計(jì)正確性的過(guò)程，在FPGA/IC開(kāi)發(fā)流程中，驗(yàn)證主要包括功能驗(yàn)證和時(shí)序驗(yàn)證兩個(gè)部分。為了了解驗(yàn)證的重要性，我們先來(lái)回顧一下FPGA開(kāi)發(fā)的整個(gè)流程。FPGA開(kāi)發(fā)流程和IC的開(kāi)發(fā)流程相似，主要分為以下幾個(gè)部分：
  1）設(shè)計(jì)輸入，利用HDL輸入工具、原理圖輸入工具或狀態(tài)機(jī)輸入工具等把所要設(shè)計(jì)的電路描述出來(lái)；
  2）功能驗(yàn)證，也就是前仿真，利用Modelsim、VCS等仿真工具對(duì)設(shè)計(jì)進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)的功能是否正確；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的Active HDL VHDL/Verilog HDL等。仿真過(guò)程能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快了設(shè)計(jì)進(jìn)度，提高了設(shè)計(jì)的可靠性。
  3）綜合，綜合優(yōu)化是把HDL語(yǔ)言翻譯成最基本的與或非門(mén)的連接關(guān)系（網(wǎng)表），并根據(jù)要求（約束條件）優(yōu)化所生成的門(mén)級(jí)邏輯連接，輸出edf和edn等文件，導(dǎo)給CPLD/FPGA廠家的軟件進(jìn)行實(shí)現(xiàn)和布局布線(xiàn)。常用的專(zhuān)業(yè)綜合優(yōu)化工具有Synplicity公司的synplify
/Synplify Pro、Amplify等綜合工具，Synopsys公司的FPGA Compiler II綜合工具（Synopsys公司將停止發(fā)展FPGA Express軟件，而轉(zhuǎn)到FPGA Compiler II平臺(tái)），Exemplar Logic公司出品的LeonardoSpectrum等綜合工具。另外FPGA/CPLD廠商的集成開(kāi)發(fā)環(huán)境也帶有一些綜合工具，如Xilinx ISE中的XST等。
  4）布局布線(xiàn)，綜合的結(jié)果只是通用的門(mén)級(jí)網(wǎng)表，只是一些門(mén)與或非的邏輯關(guān)系，與芯片實(shí)際的配置情況還有差距。此時(shí)應(yīng)該使用FPGA/CPLD廠商提供的實(shí)現(xiàn)與布局布線(xiàn)工具，根據(jù)所選芯片的型號(hào)，進(jìn)行芯片內(nèi)部功能單元的實(shí)際連接與映射。這種實(shí)現(xiàn)與布局布線(xiàn)工具一般要選用所選器件的生產(chǎn)商開(kāi)發(fā)的工具，因?yàn)橹挥猩a(chǎn)者最了解器件內(nèi)部的結(jié)構(gòu)，如在ISE的集成環(huán)境中完成實(shí)現(xiàn)與布局布線(xiàn)的工具是Flow Engine。
  5）時(shí)序驗(yàn)證，其目的是保證設(shè)計(jì)滿(mǎn)足時(shí)序要求，即setup/hold time符合要求，以便數(shù)據(jù)能被正確的采樣。時(shí)序驗(yàn)證的主要方法包括STA（Static Timing Analysis）和后仿真。在后仿真中將布局布線(xiàn)的時(shí)延反標(biāo)到設(shè)計(jì)中去，使仿真既包含門(mén)延時(shí)，又包含線(xiàn)延時(shí)信息。這種后仿真是最準(zhǔn)確的仿真，能較好地反映芯片的實(shí)際工作情況。仿真工具與綜合前仿真工具相同。
  6）生成并下載BIT或PROM文件，進(jìn)行板級(jí)調(diào)試。
  在以上幾個(gè)主要開(kāi)發(fā)步驟當(dāng)中，屬于驗(yàn)證的有功能仿真和時(shí)序驗(yàn)證兩個(gè)步驟，由于前仿真和后仿真涉及驗(yàn)證環(huán)境的建立，需要耗費(fèi)大量的時(shí)間，而在STA中對(duì)時(shí)序報(bào)告進(jìn)行分析也是一個(gè)非常復(fù)雜的事情，因此驗(yàn)證在整個(gè)設(shè)計(jì)流程中占用了大量的時(shí)間，在復(fù)雜的FPGA/IC設(shè)計(jì)中，驗(yàn)證所占的時(shí)間估計(jì)在60％～70％之間。相比較而言，F(xiàn)PGA設(shè)計(jì)流程的其他環(huán)節(jié)由于需要人為干預(yù)的東西比較少，例如綜合、布局布線(xiàn)等流程，基本所有的工作都由工具完成，設(shè)置好工具的參數(shù)之后，結(jié)果很快就可以出來(lái)，因此所花的時(shí)間精力要比驗(yàn)證少的多。
  一般而言，在驗(yàn)證的幾個(gè)內(nèi)容中功能驗(yàn)證最受重視，研究討論得最多，特別是現(xiàn)在FPGA/IC設(shè)計(jì)都朝向SOC（System On Chip，片上系統(tǒng)）的方向發(fā)展，設(shè)計(jì)的復(fù)雜都大大提高，如何保證這些復(fù)雜系統(tǒng)的功能是正確的成了至關(guān)重要的問(wèn)題。功能驗(yàn)證對(duì)所有功能進(jìn)行充分的驗(yàn)證，盡早地暴露問(wèn)題，保證所有功能完全正確，滿(mǎn)足設(shè)計(jì)的需要。任何潛在的問(wèn)題都會(huì)給后續(xù)工作作帶來(lái)難以極大的困難，而且由于問(wèn)題發(fā)現(xiàn)得越遲，付出的代價(jià)也越大，這個(gè)代價(jià)是幾何級(jí)數(shù)增長(zhǎng)的。這里將以功能驗(yàn)證為主說(shuō)明驗(yàn)證方法、工具、驗(yàn)證環(huán)境的建立。
  
  做功能驗(yàn)證時(shí)，需要建立驗(yàn)證環(huán)境，以便對(duì)設(shè)計(jì)（DUT/DUV，Design Under Test/ Verification）施加特定的輸入，然后對(duì)DUT的輸出進(jìn)行檢查，確實(shí)其是否正確。在實(shí)際驗(yàn)證工作中，一般采用由TESTBENCH 和DUT(design under test)組成的Verification體系，如圖1所示。

  這是驗(yàn)證系統(tǒng)普遍適用的模型，Testbench為DUT提供輸入，然后監(jiān)視輸出，從而判斷DUT工作是否正確。注意到這是一個(gè)封閉的系統(tǒng)，沒(méi)有輸入也沒(méi)有輸出。驗(yàn)證工作的難度在于確定應(yīng)該輸入何種激勵(lì)，相應(yīng)的正確的輸出應(yīng)該是怎樣的。下一篇我們看個(gè)具體的例子。
第二篇  分析一個(gè)testbench
很多FPGA/IC開(kāi)發(fā)工具都提供設(shè)計(jì)例子，方便使用者學(xué)習(xí)和練習(xí)，例如，Xilinx ISE提供了很多設(shè)計(jì)實(shí)例，放在ISE5.X的安裝目錄下的ISEexamples目錄下，例如CDMA匹配濾波器、Johnson計(jì)數(shù)器、PN碼發(fā)生器、頻率計(jì)等，這些例子是經(jīng)驗(yàn)豐富的工程師寫(xiě)的，我們可以學(xué)到編程思想、代碼風(fēng)格等方面的知識(shí)和經(jīng)驗(yàn)，這些東西可能從學(xué)校老師或一般書(shū)籍都學(xué)習(xí)不到。如果你用的不是Xilinx的FPGA，也就是說(shuō)不使用ISE，那也沒(méi)關(guān)系，HDL代碼和testbench的設(shè)計(jì)思想和方法是一樣的，你照樣可以從中學(xué)到很多東西。下面以其中一個(gè)例子――同步FIFO為例，分析一下我們的第一個(gè)testbench，設(shè)計(jì)的源代碼可以在ISEexamples目錄下找到，Xilinx還提供了Application Note詳細(xì)介紹了該FIFO的細(xì)節(jié)，下載的網(wǎng)址是http://www.xilinx.com/xapp/xapp131.pdf
1．511x8同步FIFO功能簡(jiǎn)介
為了對(duì)這個(gè)511x8同步FIFO進(jìn)行功能驗(yàn)證，首先要清楚它的功能，只有這樣才能知道需要驗(yàn)證什么功能，以及如何進(jìn)行驗(yàn)證，圖1為該同步FIFO的原理框圖。

與異步FIFO相比，同步FIFO的讀、寫(xiě)時(shí)鐘是同一個(gè)時(shí)鐘，簡(jiǎn)化了FIFO的設(shè)計(jì)，Empty和Full標(biāo)志的產(chǎn)生也比較容易，同步FIFO內(nèi)部使用二進(jìn)制計(jì)數(shù)器記錄讀地址和寫(xiě)地址。在異步FIFO中，由于讀寫(xiě)使用不同的時(shí)鐘，也就是說(shuō)設(shè)計(jì)存在兩個(gè)時(shí)鐘域，為了減少出現(xiàn)亞穩(wěn)態(tài)時(shí)產(chǎn)生的錯(cuò)誤，記錄讀寫(xiě)地址的計(jì)數(shù)器要使用格雷碼，Empty和Full標(biāo)志的產(chǎn)生也比較復(fù)雜。511x8同步FIFO（以下簡(jiǎn)稱(chēng)FIFO）的工作時(shí)序如圖2所示。

讀FIFO數(shù)據(jù)時(shí)，首先read_allow信號(hào)置高，時(shí)鐘上升沿到來(lái)時(shí)read_addr地址處的數(shù)據(jù)將出現(xiàn)在read_data處，同時(shí)read_addr加1。讓read_allow信號(hào)持續(xù)為高可以完成burst read操作。如果讀出的數(shù)據(jù)是FIFO的最后一個(gè)數(shù)據(jù)，那么讀操作完成后Empty信號(hào)變高。Empty信號(hào)為高時(shí)讀出來(lái)的數(shù)據(jù)是無(wú)效的。
寫(xiě)FIFO數(shù)據(jù)時(shí)，首先write_allow信號(hào)置高，同時(shí)準(zhǔn)備好輸入數(shù)據(jù)write_data，時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)將寫(xiě)入write_addr所指向的地址中，同時(shí)write_addr加1。讓write_allow信號(hào)持續(xù)為高可以完成burst write操作。如果某一個(gè)時(shí)鐘上升沿時(shí)寫(xiě)入第511個(gè)數(shù)，那么下一個(gè)時(shí)鐘沿到來(lái)的時(shí)候Full信號(hào)變高，表示FIFO已經(jīng)寫(xiě)滿(mǎn)。
我們?cè)僭敿?xì)分析FIFO的工作時(shí)序圖。在圖2中，開(kāi)始時(shí)FIFO的讀寫(xiě)指針均為0，Empty為高表示FIFO處于空的狀態(tài)，然后write_allow置高，時(shí)鐘上升沿到來(lái)時(shí)寫(xiě)入第一個(gè)數(shù)據(jù)，Empty變低；一個(gè)CLK之后，read_allow置高，時(shí)鐘上升沿到來(lái)時(shí)，讀出數(shù)據(jù)，由于是最后一個(gè)數(shù)據(jù)，所以Empty信號(hào)又變?yōu)橛行Вǜ唠娖剑Ｔ跁r(shí)序圖的右半部分，寫(xiě)入509個(gè)數(shù)據(jù)之后，再寫(xiě)入兩個(gè)數(shù)據(jù)，F(xiàn)ull信號(hào)變?yōu)橛行?，表示FIFO為滿(mǎn)。
這個(gè)FIFO還有一個(gè)名為fifo_count_out的輸出，從4’b0000~4’b1111，分別表示FIFO滿(mǎn)的程度從不足1/16到15/16，為某些應(yīng)用提供方便。
2．驗(yàn)證
清楚FIFO的功能之后，我們就可以開(kāi)始驗(yàn)證工作了。驗(yàn)證工作的第一步是整理出FIFO需要驗(yàn)證的功能點(diǎn)，這些功能點(diǎn)一般直接來(lái)源于FIFO應(yīng)該具有的功能，或者來(lái)源于它的使用方法。FIFO需要驗(yàn)證的功能點(diǎn)包括：
1）FIFO復(fù)位后，read_addr和write_addr為0，F(xiàn)ull為0，Empty為1。
2）讀FIFO數(shù)據(jù)時(shí)，read_allow信號(hào)必須置高，時(shí)鐘上升沿到來(lái)時(shí)read_addr地址處的數(shù)據(jù)將出現(xiàn)在read_data處，同時(shí)read_addr加1。
3）讀出FIFO的最后一個(gè)數(shù)據(jù)后，Empty信號(hào)變高。
4）寫(xiě)FIFO數(shù)據(jù)時(shí)，write_allow信號(hào)必須置高，時(shí)鐘上升沿到來(lái)時(shí)，輸入數(shù)據(jù)write_data將寫(xiě)入write_addr所指向的地址中，同時(shí)write_addr加1。
5）如果某一個(gè)時(shí)鐘上升沿時(shí)寫(xiě)入第511個(gè)數(shù)，那么下一個(gè)時(shí)鐘沿到來(lái)的時(shí)候Full信號(hào)變高，表示FIFO已經(jīng)寫(xiě)滿(mǎn)。
6）fifo_count_out端能正確的指示FIFO滿(mǎn)的程度。
分析Xilinx提供的testbench可以為我們編寫(xiě)自己的testbench提供很好的參考。FIFO的RTL代碼和testbench代碼放在ISEexamples\fifo_ver_131和fifo_vhd_131下。以verilog代碼為例，fifo_ver_131中包括了兩個(gè)testbench文件，一個(gè)是功能仿真testbench文件fifoctlr_cc_tb.tf，另一個(gè)是時(shí)序仿真（后仿真）testbench文件fifoctlr_cc_tb_timing.tf，這里我們主要分析功能仿真文件，為了方便大家理解，以下（下一帖）為注釋過(guò)的功能仿真testbench。大家看testbench的代碼時(shí)，對(duì)照FIFO需要驗(yàn)證的功能點(diǎn)，檢查是不是所有功能點(diǎn)都經(jīng)過(guò)了驗(yàn)證。
FIFO的testbench主要包括初始化、驗(yàn)證initial塊、讀寫(xiě)task等內(nèi)容，初始化部分主要完成復(fù)位信號(hào)、CLK信號(hào)等的初始化工作，讀寫(xiě)task把讀寫(xiě)、delay等操作模塊化，方便使用。這里主要介紹一下驗(yàn)證initial塊，也可以說(shuō)是驗(yàn)證的主程序，如下所示。
initial begin
   delay;           //保證驗(yàn)證環(huán)境正確復(fù)位
   writeburst128;   //寫(xiě)入512個(gè)數(shù)，F(xiàn)ull信號(hào)應(yīng)該在寫(xiě)入511個(gè)數(shù)后變高
   writeburst128;