FPGA驗證簡介(1)

以前帖過，好像丟了（edacn好像丟了不少好的舊貼，真可惜），昨天網友提出重貼，所以今天就把他再發一次，反正不用交"版面費"，哈哈
注：本文為edacn.net特約創作，轉載請注明出處。
第一編  驗證的重要性
  驗證，顧名思義就是通過仿真、時序分析、上板調試等手段檢驗設計正確性的過程，在FPGA/IC開發流程中，驗證主要包括功能驗證和時序驗證兩個部分。為了了解驗證的重要性，我們先來回顧一下FPGA開發的整個流程。FPGA開發流程和IC的開發流程相似，主要分為以下幾個部分：
  1）設計輸入，利用HDL輸入工具、原理圖輸入工具或狀態機輸入工具等把所要設計的電路描述出來；
  2）功能驗證，也就是前仿真，利用Modelsim、VCS等仿真工具對設計進行仿真，檢驗設計的功能是否正確；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的Active HDL VHDL/Verilog HDL等。仿真過程能及時發現設計中的錯誤，加快了設計進度，提高了設計的可靠性。
  3）綜合，綜合優化是把HDL語言翻譯成最基本的與或非門的連接關系（網表），并根據要求（約束條件）優化所生成的門級邏輯連接，輸出edf和edn等文件，導給CPLD/FPGA廠家的軟件進行實現和布局布線。常用的專業綜合優化工具有Synplicity公司的synplify
/Synplify Pro、Amplify等綜合工具，Synopsys公司的FPGA Compiler II綜合工具（Synopsys公司將停止發展FPGA Express軟件，而轉到FPGA Compiler II平臺），Exemplar Logic公司出品的LeonardoSpectrum等綜合工具。另外FPGA/CPLD廠商的集成開發環境也帶有一些綜合工具，如Xilinx ISE中的XST等。
  4）布局布線，綜合的結果只是通用的門級網表，只是一些門與或非的邏輯關系，與芯片實際的配置情況還有差距。此時應該使用FPGA/CPLD廠商提供的實現與布局布線工具，根據所選芯片的型號，進行芯片內部功能單元的實際連接與映射。這種實現與布局布線工具一般要選用所選器件的生產商開發的工具，因為只有生產者最了解器件內部的結構，如在ISE的集成環境中完成實現與布局布線的工具是Flow Engine。
  5）時序驗證，其目的是保證設計滿足時序要求，即setup/hold time符合要求，以便數據能被正確的采樣。時序驗證的主要方法包括STA（Static Timing Analysis）和后仿真。在后仿真中將布局布線的時延反標到設計中去，使仿真既包含門延時，又包含線延時信息。這種后仿真是最準確的仿真，能較好地反映芯片的實際工作情況。仿真工具與綜合前仿真工具相同。
  6）生成并下載BIT或PROM文件，進行板級調試。
  在以上幾個主要開發步驟當中，屬于驗證的有功能仿真和時序驗證兩個步驟，由于前仿真和后仿真涉及驗證環境的建立，需要耗費大量的時間，而在STA中對時序報告進行分析也是一個非常復雜的事情，因此驗證在整個設計流程中占用了大量的時間，在復雜的FPGA/IC設計中，驗證所占的時間估計在60％～70％之間。相比較而言，FPGA設計流程的其他環節由于需要人為干預的東西比較少，例如綜合、布局布線等流程，基本所有的工作都由工具完成，設置好工具的參數之后，結果很快就可以出來，因此所花的時間精力要比驗證少的多。
  一般而言，在驗證的幾個內容中功能驗證最受重視，研究討論得最多，特別是現在FPGA/IC設計都朝向SOC（System On Chip，片上系統）的方向發展，設計的復雜都大大提高，如何保證這些復雜系統的功能是正確的成了至關重要的問題。功能驗證對所有功能進行充分的驗證，盡早地暴露問題，保證所有功能完全正確，滿足設計的需要。任何潛在的問題都會給后續工作作帶來難以極大的困難，而且由于問題發現得越遲，付出的代價也越大，這個代價是幾何級數增長的。這里將以功能驗證為主說明驗證方法、工具、驗證環境的建立。
  
  做功能驗證時，需要建立驗證環境，以便對設計（DUT/DUV，Design Under Test/ Verification）施加特定的輸入，然后對DUT的輸出進行檢查，確實其是否正確。在實際驗證工作中，一般采用由TESTBENCH 和DUT(design under test)組成的Verification體系，如圖1所示。

  這是驗證系統普遍適用的模型，Testbench為DUT提供輸入，然后監視輸出，從而判斷DUT工作是否正確。注意到這是一個封閉的系統，沒有輸入也沒有輸出。驗證工作的難度在于確定應該輸入何種激勵，相應的正確的輸出應該是怎樣的。下一篇我們看個具體的例子。
第二篇  分析一個testbench
很多FPGA/IC開發工具都提供設計例子，方便使用者學習和練習，例如，Xilinx ISE提供了很多設計實例，放在ISE5.X的安裝目錄下的ISEexamples目錄下，例如CDMA匹配濾波器、Johnson計數器、PN碼發生器、頻率計等，這些例子是經驗豐富的工程師寫的，我們可以學到編程思想、代碼風格等方面的知識和經驗，這些東西可能從學校老師或一般書籍都學習不到。如果你用的不是Xilinx的FPGA，也就是說不使用ISE，那也沒關系，HDL代碼和testbench的設計思想和方法是一樣的，你照樣可以從中學到很多東西。下面以其中一個例子――同步FIFO為例，分析一下我們的第一個testbench，設計的源代碼可以在ISEexamples目錄下找到，Xilinx還提供了Application Note詳細介紹了該FIFO的細節，下載的網址是http://www.xilinx.com/xapp/xapp131.pdf
1．511x8同步FIFO功能簡介
為了對這個511x8同步FIFO進行功能驗證，首先要清楚它的功能，只有這樣才能知道需要驗證什么功能，以及如何進行驗證，圖1為該同步FIFO的原理框圖。

與異步FIFO相比，同步FIFO的讀、寫時鐘是同一個時鐘，簡化了FIFO的設計，Empty和Full標志的產生也比較容易，同步FIFO內部使用二進制計數器記錄讀地址和寫地址。在異步FIFO中，由于讀寫使用不同的時鐘，也就是說設計存在兩個時鐘域，為了減少出現亞穩態時產生的錯誤，記錄讀寫地址的計數器要使用格雷碼，Empty和Full標志的產生也比較復雜。511x8同步FIFO（以下簡稱FIFO）的工作時序如圖2所示。

讀FIFO數據時，首先read_allow信號置高，時鐘上升沿到來時read_addr地址處的數據將出現在read_data處，同時read_addr加1。讓read_allow信號持續為高可以完成burst read操作。如果讀出的數據是FIFO的最后一個數據，那么讀操作完成后Empty信號變高。Empty信號為高時讀出來的數據是無效的。
寫FIFO數據時，首先write_allow信號置高，同時準備好輸入數據write_data，時鐘上升沿到來時，數據將寫入write_addr所指向的地址中，同時write_addr加1。讓write_allow信號持續為高可以完成burst write操作。如果某一個時鐘上升沿時寫入第511個數，那么下一個時鐘沿到來的時候Full信號變高，表示FIFO已經寫滿。
我們再詳細分析FIFO的工作時序圖。在圖2中，開始時FIFO的讀寫指針均為0，Empty為高表示FIFO處于空的狀態，然后write_allow置高，時鐘上升沿到來時寫入第一個數據，Empty變低；一個CLK之后，read_allow置高，時鐘上升沿到來時，讀出數據，由于是最后一個數據，所以Empty信號又變為有效（高電平）。在時序圖的右半部分，寫入509個數據之后，再寫入兩個數據，Full信號變為有效，表示FIFO為滿。
這個FIFO還有一個名為fifo_count_out的輸出，從4’b0000~4’b1111，分別表示FIFO滿的程度從不足1/16到15/16，為某些應用提供方便。
2．驗證
清楚FIFO的功能之后，我們就可以開始驗證工作了。驗證工作的第一步是整理出FIFO需要驗證的功能點，這些功能點一般直接來源于FIFO應該具有的功能，或者來源于它的使用方法。FIFO需要驗證的功能點包括：
1）FIFO復位后，read_addr和write_addr為0，Full為0，Empty為1。
2）讀FIFO數據時，read_allow信號必須置高，時鐘上升沿到來時read_addr地址處的數據將出現在read_data處，同時read_addr加1。
3）讀出FIFO的最后一個數據后，Empty信號變高。
4）寫FIFO數據時，write_allow信號必須置高，時鐘上升沿到來時，輸入數據write_data將寫入write_addr所指向的地址中，同時write_addr加1。
5）如果某一個時鐘上升沿時寫入第511個數，那么下一個時鐘沿到來的時候Full信號變高，表示FIFO已經寫滿。
6）fifo_count_out端能正確的指示FIFO滿的程度。
分析Xilinx提供的testbench可以為我們編寫自己的testbench提供很好的參考。FIFO的RTL代碼和testbench代碼放在ISEexamples\fifo_ver_131和fifo_vhd_131下。以verilog代碼為例，fifo_ver_131中包括了兩個testbench文件，一個是功能仿真testbench文件fifoctlr_cc_tb.tf，另一個是時序仿真（后仿真）testbench文件fifoctlr_cc_tb_timing.tf，這里我們主要分析功能仿真文件，為了方便大家理解，以下（下一帖）為注釋過的功能仿真testbench。大家看testbench的代碼時，對照FIFO需要驗證的功能點，檢查是不是所有功能點都經過了驗證。
FIFO的testbench主要包括初始化、驗證initial塊、讀寫task等內容，初始化部分主要完成復位信號、CLK信號等的初始化工作，讀寫task把讀寫、delay等操作模塊化，方便使用。這里主要介紹一下驗證initial塊，也可以說是驗證的主程序，如下所示。
initial begin
   delay;           //保證驗證環境正確復位
   writeburst128;   //寫入512個數，Full信號應該在寫入511個數后變高
   writeburst128;