?? jtdkz.fit.rpt
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Fitter report for jtdkz
Sun Jul 15 17:51:16 2007
Quartus II Version 7.0 Build 33 02/05/2007 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Input Pins
6. Output Pins
7. All Package Pins
8. Control Signals
9. Global & Other Fast Signals
10. Carry Chains
11. Cascade Chains
12. Non-Global High Fan-Out Signals
13. Peripheral Signals
14. LAB
15. Local Routing Interconnect
16. LAB External Interconnect
17. Row Interconnect
18. LAB Column Interconnect
19. LAB Column Interconnect
20. Fitter Resource Usage Summary
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pin-Out File
24. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2007 Altera Corporation
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and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
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programming logic devices manufactured by Altera and sold by
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; Fitter Summary ;
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; Fitter Status ; Successful - Sun Jul 15 17:51:16 2007 ;
; Quartus II Version ; 7.0 Build 33 02/05/2007 SJ Full Version ;
; Revision Name ; jtdkz ;
; Top-level Entity Name ; jtdkz ;
; Family ; ACEX1K ;
; Device ; EP1K30TC144-3 ;
; Timing Models ; Final ;
; Total logic elements ; 72 / 1,728 ( 4 % ) ;
; Total pins ; 19 / 102 ( 19 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total PLLs ; 0 ;
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+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EP1K30TC144-3 ; ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Use smart compilation ; Off ; Off ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; rst1 ; 54 ; -- ; -- ; 17 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; clk1 ; 126 ; -- ; -- ; 23 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; agt1 ; 10 ; B ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sb1 ; 8 ; A ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; sm1 ; 9 ; B ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+----------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+----------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; mr1 ; 22 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; my1 ; 21 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; mg1 ; 20 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; br1 ; 27 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; by1 ; 26 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; bg1 ; 23 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo1[0] ; 36 ; -- ; 36 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo1[1] ; 37 ; -- ; 35 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo1[2] ; 38 ; -- ; 34 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo2[0] ; 30 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo2[1] ; 31 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo2[2] ; 32 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo2[3] ; 33 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; numo1[3] ; 39 ; -- ; 33 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+----------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
+-----------------------------------+
; All Package Pins ;
+-------+------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_IO ; ;
; 6 ; GND_INT ; ;
; 7 ; GND* ; ;
; 8 ; sb1 ; LVTTL/LVCMOS ;
; 9 ; sm1 ; LVTTL/LVCMOS ;
; 10 ; agt1 ; LVTTL/LVCMOS ;
; 11 ; GND* ; ;
; 12 ; GND* ; ;
; 13 ; GND* ; ;
; 14 ; GND* ; ;
; 15 ; GND_INT ; ;
; 16 ; VCC_INT ; ;
; 17 ; GND* ; ;
; 18 ; GND* ; ;
; 19 ; GND* ; ;
; 20 ; mg1 ; LVTTL/LVCMOS ;
; 21 ; my1 ; LVTTL/LVCMOS ;
; 22 ; mr1 ; LVTTL/LVCMOS ;
; 23 ; bg1 ; LVTTL/LVCMOS ;
; 24 ; VCC_IO ; ;
; 25 ; GND_INT ; ;
; 26 ; by1 ; LVTTL/LVCMOS ;
; 27 ; br1 ; LVTTL/LVCMOS ;
; 28 ; GND* ; ;
; 29 ; GND* ; ;
; 30 ; numo2[0] ; LVTTL/LVCMOS ;
; 31 ; numo2[1] ; LVTTL/LVCMOS ;
; 32 ; numo2[2] ; LVTTL/LVCMOS ;
; 33 ; numo2[3] ; LVTTL/LVCMOS ;
; 34 ; #TMS ; ;
; 35 ; ^nSTATUS ; ;
; 36 ; numo1[0] ; LVTTL/LVCMOS ;
; 37 ; numo1[1] ; LVTTL/LVCMOS ;
; 38 ; numo1[2] ; LVTTL/LVCMOS ;
; 39 ; numo1[3] ; LVTTL/LVCMOS ;
; 40 ; GND_INT ; ;
; 41 ; GND* ; ;
; 42 ; GND* ; ;
; 43 ; GND* ; ;
; 44 ; GND* ; ;
; 45 ; VCC_IO ; ;
; 46 ; GND* ; ;
; 47 ; GND* ; ;
; 48 ; GND* ; ;
; 49 ; GND* ; ;
; 50 ; VCC_INT ; ;
; 51 ; GND* ; ;
; 52 ; GND_INT ; ;
; 53 ; VCC_CKLK ; ;
; 54 ; rst1 ; LVTTL/LVCMOS ;
; 55 ; GND+ ; ;
; 56 ; GND+ ; ;
; 57 ; GND_CKLK ; ;
; 58 ; GND_INT ; ;
; 59 ; GND* ; ;
; 60 ; GND* ; ;
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