?? 奇偶校驗(yàn)電路.vhd
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LIBRARY IEEE; //使用標(biāo)準(zhǔn)庫
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CHECK IS //實(shí)體定義
PORT(A:IN STD_LOGIC_VECTOR(7 downto 0); //端口定義
Y:OUT STD_LOGIC);
END CHECK;
ARCHITECTURE rtl OF CHECK IS
BEGIN
PROCESS(Al)
VARIABLE TMP: STD_LOGIC;
BEGIN
TMP='0';
FOR i IN 0 to 7 LOOP //使用循環(huán)結(jié)構(gòu)
TMP= TMP XOR A(i);
END LOOP;
END PROCESS;
END rtl;
?? 快捷鍵說明
復(fù)制代碼
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