?? ioat90usb1287.h
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#define TWINT 7 // TWI Interrupt Flag
/* TWSR - TWI Status Register */
#define TWPS0 0 // TWI Prescaler
#define TWPS1 1 // TWI Prescaler
#define TWS3 3 // TWI Status
#define TWS4 4 // TWI Status
#define TWS5 5 // TWI Status
#define TWS6 6 // TWI Status
#define TWS7 7 // TWI Status
/* TWDR - TWI Data register */
#define TWD0 0 // TWI Data Register Bit 0
#define TWD1 1 // TWI Data Register Bit 1
#define TWD2 2 // TWI Data Register Bit 2
#define TWD3 3 // TWI Data Register Bit 3
#define TWD4 4 // TWI Data Register Bit 4
#define TWD5 5 // TWI Data Register Bit 5
#define TWD6 6 // TWI Data Register Bit 6
#define TWD7 7 // TWI Data Register Bit 7
/* TWAR - TWI (Slave) Address register */
#define TWGCE 0 // TWI General Call Recognition Enable Bit
#define TWA0 1 // TWI (Slave) Address register Bit 0
#define TWA1 2 // TWI (Slave) Address register Bit 1
#define TWA2 3 // TWI (Slave) Address register Bit 2
#define TWA3 4 // TWI (Slave) Address register Bit 3
#define TWA4 5 // TWI (Slave) Address register Bit 4
#define TWA5 6 // TWI (Slave) Address register Bit 5
#define TWA6 7 // TWI (Slave) Address register Bit 6
/* ***** SPI ************************** */
/* SPDR - SPI Data Register */
#define SPDR0 0 // SPI Data Register bit 0
#define SPDR1 1 // SPI Data Register bit 1
#define SPDR2 2 // SPI Data Register bit 2
#define SPDR3 3 // SPI Data Register bit 3
#define SPDR4 4 // SPI Data Register bit 4
#define SPDR5 5 // SPI Data Register bit 5
#define SPDR6 6 // SPI Data Register bit 6
#define SPDR7 7 // SPI Data Register bit 7
/* SPSR - SPI Status Register */
#define SPI2X 0 // Double SPI Speed Bit
#define WCOL 6 // Write Collision Flag
#define SPIF 7 // SPI Interrupt Flag
/* SPCR - SPI Control Register */
#define SPR0 0 // SPI Clock Rate Select 0
#define SPR1 1 // SPI Clock Rate Select 1
#define CPHA 2 // Clock Phase
#define CPOL 3 // Clock polarity
#define MSTR 4 // Master/Slave Select
#define DORD 5 // Data Order
#define SPE 6 // SPI Enable
#define SPIE 7 // SPI Interrupt Enable
/* ***** USART1 *********************** */
/* UDR1 - USART I/O Data Register */
#define UDR1_0 0 // USART I/O Data Register bit 0
#define UDR1_1 1 // USART I/O Data Register bit 1
#define UDR1_2 2 // USART I/O Data Register bit 2
#define UDR1_3 3 // USART I/O Data Register bit 3
#define UDR1_4 4 // USART I/O Data Register bit 4
#define UDR1_5 5 // USART I/O Data Register bit 5
#define UDR1_6 6 // USART I/O Data Register bit 6
#define UDR1_7 7 // USART I/O Data Register bit 7
/* UCSR1A - USART Control and Status Register A */
#define MPCM1 0 // Multi-processor Communication Mode
#define U2X1 1 // Double the USART transmission speed
#define UPE1 2 // Parity Error
#define DOR1 3 // Data overRun
#define FE1 4 // Framing Error
#define UDRE1 5 // USART Data Register Empty
#define TXC1 6 // USART Transmitt Complete
#define RXC1 7 // USART Receive Complete
/* UCSR1B - USART Control and Status Register B */
#define TXB81 0 // Transmit Data Bit 8
#define RXB81 1 // Receive Data Bit 8
#define UCSZ12 2 // Character Size
#define TXEN1 3 // Transmitter Enable
#define RXEN1 4 // Receiver Enable
#define UDRIE1 5 // USART Data register Empty Interrupt Enable
#define TXCIE1 6 // TX Complete Interrupt Enable
#define RXCIE1 7 // RX Complete Interrupt Enable
/* UCSR1C - USART Control and Status Register C */
#define UCPOL1 0 // Clock Polarity
#define UCSZ10 1 // Character Size
#define UCSZ11 2 // Character Size
#define USBS1 3 // Stop Bit Select
#define UPM10 4 // Parity Mode Bit 0
#define UPM11 5 // Parity Mode Bit 1
#define UMSEL10 6 // USART Mode Select
#define UMSEL11 7 // USART Mode Select
/* ***** USB_DEVICE ******************* */
/* UDCON - */
#define DETACH 0 //
#define RMWKUP 1 //
#define LSM 2 //
/* UDINT - */
#define SUSPI 0 //
#define MSOFI 1 //
#define SOFI 2 //
#define EORSTI 3 //
#define WAKEUPI 4 //
#define EORSMI 5 //
#define UPRSMI 6 //
/* UDIEN - */
#define SUSPE 0 //
#define MSOFE 1 //
#define SOFE 2 //
#define EORSTE 3 //
#define WAKEUPE 4 //
#define EORSME 5 //
#define UPRSME 6 //
/* UDADDR - */
#define UDADDR0 0 //
#define UDADDR1 1 //
#define UDADDR2 2 //
#define UDADDR3 3 //
#define UDADDR4 4 //
#define UDADDR5 5 //
#define UDADDR6 6 //
#define ADDEN 7 //
/* UDFNUML - */
#define UDFNUML_0 0 //
#define UDFNUML_1 1 //
#define UDFNUML_2 2 //
#define UDFNUML_3 3 //
#define UDFNUML_4 4 //
#define UDFNUML_5 5 //
#define UDFNUML_6 6 //
#define UDFNUML_7 7 //
/* UDFNUMH - */
#define UDFNUMH_0 0 //
#define UDFNUMH_1 1 //
#define UDFNUMH_2 2 //
/* UDMFN - */
#define FNCERR 4 //
/* UEINTX - */
#define TXINI 0 //
#define STALLEDI 1 //
#define RXOUTI 2 //
#define RXSTPI 3 //
#define NAKOUTI 4 //
#define RWAL 5 //
#define NAKINI 6 //
#define FIFOCON 7 //
/* UENUM - */
#define UENUM_0 0 //
#define UENUM_1 1 //
#define UENUM_2 2 //
/* UERST - */
#define EPRST0 0 //
#define EPRST1 1 //
#define EPRST2 2 //
#define EPRST3 3 //
#define EPRST4 4 //
#define EPRST5 5 //
#define EPRST6 6 //
/* UECONX - */
#define EPEN 0 //
#define RSTDT 3 //
#define STALLRQC 4 //
#define STALLRQ 5 //
/* UECFG0X - */
#define EPDIR 0 //
#define NYETDIS 1 //
#define AUTOSW 2 //
#define ISOSW 3 //
#define EPTYPE0 6 //
#define EPTYPE1 7 //
/* UECFG1X - */
#define ALLOC 1 //
#define EPBK0 2 //
#define EPBK1 3 //
#define EPSIZE0 4 //
#define EPSIZE1 5 //
#define EPSIZE2 6 //
/* UESTA0X - */
#define NBUSYBK0 0 //
#define NBUSYBK1 1 //
#define DTSEQ0 2 //
#define DTSEQ1 3 //
#define ZLPSEEN 4 //
#define UNDERFI 5 //
#define OVERFI 6 //
#define CFGOK 7 //
/* UESTA1X - */
#define CURRBK0 0 //
#define CURRBK1 1 //
#define CTRLDIR 2 //
/* UEIENX - */
#define TXINE 0 //
#define STALLEDE 1 //
#define RXOUTE 2 //
#define RXSTPE 3 //
#define NAKOUTE 4 //
#define NAKINE 6 //
#define FLERRE 7 //
/* UEDATX - */
#define UEDATX_0 0 //
#define UEDATX_1 1 //
#define UEDATX_2 2 //
#define UEDATX_3 3 //
#define UEDATX_4 4 //
#define UEDATX_5 5 //
#define UEDATX_6 6 //
#define UEDATX_7 7 //
/* UEBCLX - */
#define UEBCLX_0 0 //
#define UEBCLX_1 1 //
#define UEBCLX_2 2 //
#define UEBCLX_3 3 //
#define UEBCLX_4 4 //
#define UEBCLX_5 5 //
#define UEBCLX_6 6 //
#define UEBCLX_7 7 //
/* UEBCHX - */
#define UEBCHX_0 0 //
#define UEBCHX_1 1 //
#define UEBCHX_2 2 //
/* UEINT - */
#define UEINT_0 0 //
#define UEINT_1 1 //
#define UEINT_2 2 //
#define UEINT_3 3 //
#define UEINT_4 4 //
#define UEINT_5 5 //
#define UEINT_6 6 //
/* ***** USB_GLOBAL ******************* */
/* UHWCON - USB Hardware Configuration Register */
#define UVREGE 0 //
#define UVCONE 4 //
#define UIDE 6 //
#define UIMOD 7 //
/* USBCON - USB General Control Register */
#define VBUSTE 0 //
#define IDTE 1 //
#define OTGPADE 4 //
#define FRZCLK 5 //
#define HOST 6 //
#define USBE 7 //
/* USBSTA - */
#define VBUS 0 //
#define ID 1 //
#define SPEED1 3 //
/* USBINT - */
#define VBUSTI 0 //
#define IDTI 1 //
/* OTGTCON - */
#define OTGTCON_0 0 //
#define OTGTCON_1 1 //
#define OTGTCON_2 2 //
#define OTGTCON_3 3 //
#define OTGTCON_4 4 //
#define OTGTCON_5 5 //
#define OTGTCON_6 6 //
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