?? 1130572277014[1].via筆試----asic部分.txt
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VIA筆試----Asic部分ZZ
shury 發(fā)表于 2004-12-5 11:55:00
1。一個四級的Mux,其中第二級信號為關(guān)鍵信號
如何改善timing
2. 一個狀態(tài)機的題目用verilog實現(xiàn)
不過這個狀態(tài)機話的實在比較差很容易誤解的
3. 卡諾圖寫出邏輯表達使...
4. 用邏輯們畫出D觸發(fā)器
5. 給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有
clock的delay,寫出決定最大時鐘的因素同時給出表達式
6。c語言實現(xiàn)統(tǒng)計某個cell在某.v文件調(diào)用的次數(shù)(這個題目真bt)
7 cache的主要部分什么的
8 Asic的design flow....
補充：用邏輯門畫D觸發(fā)器
?? 快捷鍵說明
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