1、CPLD中的L0---L15接到點陣模塊的L0--L15；
2、CPLD中的A0---A3 接到點模塊的SEL0---SEL3；
3、CPLD中的CR  接到撥動開關(guān)D0上，并將撥動開關(guān)撥到下面（即低電平）；
4、CPLD中的CKDSP 接到時鐘的CLK2使其為4.88KHz、HZSEL接到時鐘的CLK5使其為1.2Hz;（即將F_SEL1、
    F_SEL2、F_SEL3、F_SEL4、F_SEL5、CLK2、CLK5的跳線都跳到1/16)
 注：該實驗只能上10K以上系列芯片上實現(xiàn)。用7128門數(shù)不夠。
     


    實驗結(jié)果：在16*16點陣上顯示“北京精儀達(dá)盛科技”。