?? makefile~
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############################################################################ DUT Sources###########################################################################DUT_SRC_DIR=../../../rtl/verilog_TARGETS_= $(DUT_SRC_DIR)/wb_dma_ch_pri_enc.v \ $(DUT_SRC_DIR)/wb_dma_ch_arb.v \ $(DUT_SRC_DIR)/wb_dma_pri_enc_sub.v \ $(DUT_SRC_DIR)/wb_dma_ch_sel.v \ $(DUT_SRC_DIR)/wb_dma_top.v \ $(DUT_SRC_DIR)/wb_dma_ch_rf.v \ $(DUT_SRC_DIR)/wb_dma_rf.v \ $(DUT_SRC_DIR)/wb_dma_wb_if.v \ $(DUT_SRC_DIR)/wb_dma_wb_mast.v \ $(DUT_SRC_DIR)/wb_dma_wb_slv.v \ $(DUT_SRC_DIR)/wb_dma_de.v \ $(DUT_SRC_DIR)/wb_dma_inc30r.v######################################################################## SVA Sources and Compile options######################################################################SVA_SRC_DIR =../../../../sva_dirSVA_OPTIONS = -sverilog +define+ASSERT_ON -y ${VCS_HOME}/packages/sva +libext+.v +incdir+${VCS_HOME}/packages/sva -cm assertSVA_SRC = ${SVA_SRC_DIR}/wb_int.sva \ ${SVA_SRC_DIR}/dma_engine.sva// ${SVA_SRC_DIR}/dma_arb.sva \############################################################################ Test Bench Sources###########################################################################_TOP_=testTB_SRC_DIR=../../../bench/verilog_TB_= ${TB_SRC_DIR}/test_bench_top.v \ ${TB_SRC_DIR}/wb_slv_model.v \ ${TB_SRC_DIR}/wb_mast_model.v############################################################################ Make Targets###########################################################################simv: vcs -l vcs.log +incdir+${DUT_SRC_DIR} +incdir+${TB_SRC_DIR} \ ${_TARGETS_} ${_TB_} +define+RUDIS_TB ${SVA_OPTIONS} ${SVA_SRC}simvdebug: vcs -o simvdebug -RI -l vcs.dlog +incdir+${DUT_SRC_DIR} +incdir+${TB_SRC_DIR} \ ${_TARGETS_} ${_TB_} +define+RUDIS_TB +define+RUDIS_TB ${SVA_OPTIONS} ${SVA_SRC}clean: rm -rf simv* csrc vcs*.log vcs.key unknown-*.err vcd*##########################################################################?? 快捷鍵說明
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