library verilog;use verilog.vl_types.all;entity sm is    generic(        DLY             : integer := 1;        IDLE            : integer := 1;        CTRL            : integer := 2;        WT_WD_1         : integer := 4;        WT_WD_2         : integer := 8;        WT_BLK_1        : integer := 16;        WT_BLK_2        : integer := 32;        WT_BLK_3        : integer := 64;        WT_BLK_4        : integer := 128;        WT_BLK_5        : integer := 256;        RD_WD_1         : integer := 512;        RD_WD_2         : integer := 1024    );    port(        clk             : in     vl_logic;        rst             : in     vl_logic;        opcode          : in     vl_logic_vector(3 downto 0);        \a_wen_\        : out    vl_logic;        \wd_wen_\       : out    vl_logic;        \rd_wen_\       : out    vl_logic;        \ctrl_wen_\     : out    vl_logic;        inca            : out    vl_logic    );end sm;